具有可在用于数据和用于纠错码之间进行切换的区间的存储器制造技术

本发明专利技术公开一种具有激活ＥＣＣ模式和禁止ＥＣＣ模式的存储器（１０），其中，在激活ＥＣＣ模式专门用于存储ＥＣＣ的存储器（１０）的区间在禁止ＥＣＣ模式被用来存储一般目的的信息（数据）。这在非易失性存储器（ＮＶＭ）（１０）中是通过使数据和具有相应ＥＣＣ的存储器的区间在同样的字线（９４）上而实现的。因为与擦除相关的复杂性，这在ＮＶＭ（１０）中是特别重要的。在激活ＥＣＣ模式中，ＥＣＣ和相应的数据应该被一起擦除、编程和读取，以避免巨大的布线损失和性能损失。通过在同一字线（９４）上具有ＥＣＣ和数据可以最好地实现这一点。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储器，并且更特别地，涉及具有可在用于数据和用于纠错码(ECC)之间进行切换的区间(portion)的存储器。技术背景计算系统中使用的一个技术是纠错。然而，纠错并不是应用在所有 的计算系统中，因为一些应用具有比其它应用大得多的错误宽容度。已 经有许多尝试，通过具有用于纠错的模式和不使用纠错的模式来使存储 系统更灵活。在没有纠错的情况下，用于存储纠错码(ECC)的存储系 统的区间被用作一般目的(数据)的存储器。将这种类型的方案应用于单块集成电路一直是一个难点，特别是当 存储器是非易失性存储器(NVM)时。因此，需要可将存储器在存储ECC和存储数据之间进行切换的方 案，以克J3良或减少这些问题的负面影响。附图说明从下面参照附图对优选的实施例所进行的详细描述中，本领域的技 术人员将理解本专利技术的前述的和进一步且更具体的目的和优点。 图l是根据本专利技术的一个实施例的存储器的方块图； 图2是图1的存储器的区间的方块图；图3是显示图1的存储器在图2中的那个区间的更加细部的方块图；图4是处于激活ECC模式(ECC-enabled mode)的图1的存储器 的存储器映射；和图5是处于禁止ECC模式(ECC-disabled mode)的图1的存储器 的存储器映射。具体实施方式在一个方面，存储器具有激活ECC模式和禁止ECC模式，其中， 在激活ECC模式中专门用作存储ECC的存储器区间，在禁止ECC模 式中被用于存储一般目的信息(数据)。这在非易失性存储器(NVM) 中是通过使数据和具有相应ECC的存储器的区间在同样的字线上而实 现的。因为与擦除相关的复杂性，这在NVM中是特别重要的。在激活 ECC模式中，ECC和相应的数据应该被一起擦除、编程和读取，以避 免巨大的布线损失和性能损失。通过使ECC和数据在同一字线上可以 最好地实现这一点。参照附图和下面的描述可以对此有较好的理解。图1中所示为存储器10，其具有NVM单元的阵列12、地址映射 器14、纠错码(ECC)编码器16、纠错码解码器18、多路复用器 (mux) 20、行解码器21、选择逻辑22、多个检测(sense)放大器24、 以及列解码器26。阵列12包括区段28、区段30、区段32和区段34。 区段28包括子区段36、 38、 40和42。区段30包括子区段44、 46、 48 和50。区段32包括子区段52、 54、 56和58。区段34包括子区段60、 62、 64和66。存储器10也包括多个源驱动器68，源驱动器68包括源 驱动器70、 72、 74和76。地址映射器14具有用于从地址总线接收地址的第一输入、用于接 收ECC激活信号的第二输入、耦合到选择逻辑22的第一输出、耦合到 列解码器26的第二输出和连接至行解码器21的第三输出。纠错码编码 器16具有用于从数据输入总线接收数据的输入、以及耦合到列解码器 26的输出。纠错码解码器18具有耦合到选择逻辑22的第一输入、耦合 到选择逻辑22的第二输入和耦合到mux 20的输出。mux 20具有耦合 到选择逻辑22的第一输入、耦合到纠错码解码器18的输出的第二输 入、用于接收ECC激活信号的第三输入和用于向数据输出总线提供数 据的输出。行解码器21具有连接至地址映射器14的第三输出的输入、 以及连接至区段28-34的输出。耦合到多个检测放大器24的选择逻辑 22具有连接至地址映射器14的笫一输出的第一输入、耦合到纠错码解 码器18的第一输入的第一输出、以及连接至纠错码解码器18的第二输 入且连接至mux 20的第 一输入的第二输出。多个检测放大器24被连接 在列解码器26和选择逻辑22之间。耦合到阵列12和多个检测放大器 24的列解码器26、具有连接至地址映射器14的第二输出的第一输入、 连接至数据输入总线的第二输入和连接至纠错码编码器16的输出的第 三输入。尽管图1中实际只显示了 4个区段，但在这个例子中，共有64个 区段用于存储器10。多个源驱动器(SD) 68连接至区段28-34。源驱 动器70连接至区段28。源驱动器72连接至区段30。源驱动器74连接 至区段32，而源驱动器76连接至区段34。区段28-34中的每一个都包 括8行存储单元，并且构造也相同。图2中显示了区段28,其连接至行解码器21，并且是区段28-34 中的每一个的示范。按照先前说明的，区段28包括子区段36、 38、 40 和42。区段28还包括分别具有字线94、 96、 98、 100、 102、 104、 106 和108的行78、 80、 82、 84、 86、 88、 90和92。行78-92中的每一个 都包括来自子区段36的一区间、来自子区段38的一区间、来自子区段 40的一区间和来自子区段42的一区间。例如，行78包括来自子区段 36的区间110、来自子区段38的区间112、来自子区段40的区间114 和来自子区段42的区间116。因此，区间110、 112、 114和116中的每 一个都包括字线94的一区间。在这个例子中，区间110和112每一个 都包括256个连接至字线94的单元，其中每一个存储单元存储1比特 的信息。区间114和116每一个都包括128个连接至字线94的存储单 元。类似地，行80包括分别是子区段36、 38、 40和42的一部分的区 间120、 122、 124和126，并且区间120、 122、 124和126分别具有 256、 256、 128和128个连接至字线96的存储单元。同样地，行82包 括分别是子区段36、 38、 40和42的一部分的区间130、 132、 134和 136，并且区间130、 132、 134和136分别具有256、 256、 128和128个连接至字线98的存储单元。类似地，剩下的行84-92包括分别连接 至字线100-108的区间，与行78、 80和82的方式一样。图3中所示为行78和行80，行78具有字线94,其中存储单元 138、 140、 142、 144、 146和148连接至字线94;行80具有字线96， 其中存储单元162、 164、 166、 168、 170和172连接至字线96。图3中 还显示了分别连接至存储单元138、 140、 142、 144、 146和148的位线 150、 152、 154、 156、 158和160，位线150、 152、 154、 156、 158和 160也分别连接至存储单元162、 164、 166、 168、 170和172。传统形 式中，字线94和96与位线150-160垂直。连接至同一位线的存储单元 形成一列。因此，举例说来，存储单元138和160是在同一列中且都是 区间110的部分。存储单元166和142是在同一列中且都是区间112的 部分。存储单元146和170是在同一列中且都是区间114的部分。类似 地，存储单元148和172是在同一列中且都是区间116的部分。图3中还显示了连接至源线174的源驱动器70，其中源线174依次 连接至行78和80中的所有存储单元。此外，线174与连接至行82、 84、 86、 88、卯和92中的存储单元的其它源线间短路。区段28的所有 本文档来自技高网...

【技术保护点】
一种存储器，包括：存储器阵列中的第一多个存储单元，其中，该第一多个存储单元中的每一个存储单元都被耦合到字线，该第一多个存储单元包括：第二多个存储单元，该第二多个存储单元被配置为存储数据；和第三多个存储单元，其中，在第一模式中，该第三多个存储单元被配置为存储数据，在第二模式中，该第三多个存储单元被配置为存储纠错码信息。

【技术特征摘要】
【国外来华专利技术】US 2005-3-24 11/088,5621.一种存储器，包括存储器阵列中的第一多个存储单元，其中，该第一多个存储单元中的每一个存储单元都被耦合到字线，该第一多个存储单元包括第二多个存储单元，该第二多个存储单元被配置为存储数据；和第三多个存储单元，其中，在第一模式中，该第三多个存储单元被配置为存储数据，在第二模式中，该第三多个存储单元被配置为存储纠错码信息。2. 如权利要求l所述的存储器，其中在第二模式中，该第三多个存储单元的存储单元被配置为存储纠错 码信息，以用于存储在第二多个存储单元的存储单元中的数据。3. 如权利要求l所述的存储器，还包括第四多个存储单元，其中，该第四多个存储单元的每一个存储单元都被耦合到第二字线，该第四多个存储单元包括第五多个存储单元，该第五多个存储单元被配置为存储数据；和 第六多个存储单元，其中，在第一模式中，该第六多个存储单元被配置为存储数据，在第二模式中，该第六多个存储单元被配置为存储纠错码信息。4. 如权利要求3所述的存储器，其中第二多个存储单元被设置在存储器阵列的第一列集合中； 第五多个存储单元被设置在存储器阵列的该第一列集合中； 第三多个存储单元被设置在存储器阵列的第二列集合中；和第六多个存储单元被设置在存储器阵列的该第二列集合中。5. 如权利要求1所述的存储器，其中，第一多个的存储单元的特 征在于为非易失性存储单元。6. 如权利要求1所述的存储器，其中，第一多个的存储单元的特 征在于为闪存单元。7. 如权利要求1所述的存储器，其中，第二多个存储单元和第三 多个存储单元在第 一擦除操作中被擦除。8. 如权利要求7所述的存储器，还包括耦合到第二字线的第四多个存储单元，其中，所述第四多个的存储 单元在第一擦除操作过程中不被擦除。9. 如权利要求l所述的存储器，还包括 ^:据总线；和纠错码电路；其中，在第一模式中，数据总线从第三多个存储单元的一组存储单 元接收数据，以响应对第三多个的该组存储单元的读取请求；和其中，在第二模式中，纠错码电路从第二多个存储单元的一组存储 单元处接收数据，并从第三多个存储单元的一组存储单元接收纠错码信 息，以响应对第二多个的该组存储单元的读取请求。10. 如权利要求l所述的存储器，其中在第一模式中，数据总线从第三多个存储单元的一组存储单元接收 数据，以响应对该组存储单元的读取请求；和在第二模式中，数据总线不能接收存储在该第三多个存储单元中的 信息。11. 如权利要求1所述的存储器，还包括地址总线，该地址总线接收用于对存储器阵列的存储单元进行访问 的地址；用于存储器阵列的行解码器电路和列解码器电路；和耦合到地址总线的地址映射器电路，该地址映射器电路包含耦合到该行解码器电路和该列解码器电路的输出；其中，第二多个的存储单元被设置在存储器阵列的第一列集合中；其中，在第一模式中，地址映射器将来自地址总线的第一读取地址 解码，以按照第 一解码模式驱动它的耦合到行解码器电路和列解码器电 路的输出，从而读M储在第三多...

【专利技术属性】
技术研发人员：詹姆斯M西比格特罗斯，布赖恩E库克，乔治L埃斯皮诺尔，克莱E梅芮特，布鲁斯L莫顿，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]