包括深度休眠模式的存储器制造技术

本发明专利技术提供了一种存储器，包括用于接收输入信号的输入点和第一电路。第一电路用于响应于输入信号来接收第一信号，并接收第二信号，以及响应于指示进入深度休眠模式请求的第一信号和第二信号中的至少一个来提供第三信号。该存储器包括第二电路，用于响应于第三信号，提供用于指示进入深度休眠模式的第四信号。

【技术实现步骤摘要】
包括深度休眠模式的存储器
技术介绍
存储器中的一种为动态随才几存耳又存储器(DRAM)。 DRAM具 有多种模式，被设计成用于当未存取该存储装置时降低电流消耗。 当存储装置未一皮存取时，这些才莫式(例如，自刷新、有效^f木眠、以 及预充电休眠)降低了电流消耗。通过斜降(ramp down )内部电源 电压和停止所有操作，通常可以获得最大的节能。这样，虽然丢失 了存储装置中保存的数据，但电流消耗几乎降低至零。这种模式称 作深度休眠(deep power down, DPD)模式。通常，使用同步DPD指令进入DRAM中的DPD模式，该指 令可包括突发中止指令，其具有时钟使能(CKE)信号逻辑低。Joint Electronic Device Engineering Counsel (电子i殳备工禾呈联合委员会， JEDEC,半导体工程标准团体)对l氐功率两倍凄t据速率(DDR) DRAM提出了新的特征(feature ),以异步地将存储装置设置成DPD 模式。JEDEC提出了一种新的、专用输入点(pad),当被触发时， 使存储装置处于DPD模式。所提出的输入点将用于叠层芯片存储器 的应用，以允许共享引脚的装置被单独地测试或编程。JEDEC提出 了对于正常操作， 一旦被封装，就将该输入点驱动至使该特征无效 并且防止其可一皮用户启用的逻辑4氐。基于这些以及其他原因，需要做出本专利技术。
技术实现思路
本专利技术的 一个实施例提供了 一种存储器。本存储器包括用于接 收输入信号的输入点和第一电路。第一电路被配置成响应于输入信 号而接收第一信号，接收第二信号，并响应于指示进入深度休眠模 式请求的第 一信号和第二信号中的至少 一个而提供第三信号。该存 储器包括第二电路，被配置成响应于第三信号而提供用于指示进入 深度休眠模式的第四信号。附图说明加入附图用来才是供对本专利技术的进一步理解，其构成本说明书的 一部分。这些附图示出了本专利技术的实施例，并且与具体实施方式一 起用于解释本专利技术的原理。通过参考下面的具体说明，将会更好地理解本专利技术的其他实施例和本专利技术的其他优点，从而更好地掌握这 些实施例和优点。附图中的各部件并不一定相互成比例。同样的部 件对应同样的参考标号。图1是示出了存储装置的一个实施例的框图2是示出了休眠电路的一个实施例的框图3是示出了假信号保护电路的一个实施例的示意图4是示出了深度休眠检测电路的一个实施例的示意图5是示出了深度休眠锁存电路的一个实施例的示意图；以及图6是示出了在操作过程中休眠电路内的信号的一个实施例的时序图。具体实施例方式下面的具体说明是参考附图所进行的，附图构成本文的 一部分， 并且附图中所示形式为实施本专利技术的具体实施例。因此，所用方向 术语(例如，顶部、底部、前部、后部、前端、尾部 等)是参考附图所描绘的方向。因为本专利技术实施例的部件可朝向多 个不同的方向i文置，所以方向术i吾只出于i兌明目的，而非起限定作 用。应该明白，在不脱离本专利技术范围的情况下，可采用其他实施例 并且可估文出结构或逻辑改变。因此，以下的具体i兌明并非用作限定， 并且本专利技术的范围是由所附权利要求所限定的。图1是示出了存储系统100的一个实施例的框图。存储系统100 包4舌主才几102和存卩诸器106。主才几102通过存^f诸器通信^各径104电 连接至存储器106。存储器106包括休眠电路108。主机102通过存 储器通信路径104从存储器106读取数据和向存储器106写数据。 主机102还通过存储器通信路径104控制休眠电路108。休眠电路108包括用于实现JEDEC所提出的深度休眠(DPD ) 输入点的控制电路。当向休眠电路108的DPD输入点施加逻辑高信 号时，存储器106异步地进入深度休眠模式。为了退出深度休眠模 式，随着时钟使能(CKE )信号逻辑高向休眠电^各108的DPD输入 点施加逻辑低信号。在一个实施例中，在存储器106的测试过程中， 深度休眠模式用于叠层芯片结构。深度休眠模式允许将叠层芯片结 构中共享引脚的各个芯片被单独地测试和编程。在另外的实施例中， 异步深度休眠模式控制电路可用于测试以外的目的。休眠电路108 还包括可选假信号保护，以防范施加给DPD输入点的信号的正和负 假信号(glitch )。主机102包括用于控制存储器106操作的逻辑电路、固件、和 /或软件。在一个实施例中，主机102是^:处理器或其他合适的装置，其能够通过存储器通信路径104将时钟信号、地址信号、指令信号、和数据信号传送给存^f诸器106,以从存^f诸器106读lt据以及向该存 储器写数据。主机102通过存储器通信路径104将时钟信号、地址 信号、指令信号、和数据信号传送给存储器106，以从存储器106 读数据和向该存储器写数据以及控制休眠电路108。在一个实施例中，主机102是用于测试存储器106的测试系统的一部分。在另外 的实施例中，主机102是用于操作存储器106的另 一适合的系统的一部分。存储器106包括用于通过存储器通信路径104与主机102通信 的电路、用于在存储器106中读写数据的电路、以及用于控制休眠 电路108的电路。存储器106包括随机存取存储器(RAM)，诸如 动态随才几存耳又存储器(DRAM)，同步动态随才几存耳又存4诸器 (SDRAM )、 两倍凄t据速率同步动态随才几存耳又存储器 (DDR-SDRAM)、 {氐功率SDRAM (例如，MOBILE-RAM),或其 他适合的存储器。存储器106响应来自主机102的存储器读请求， 并传送所请求的凄t据给主才几102。存储器106响应来自主4几102的 写请求，并将从主机102传来的数据存入存储器106。存储器106 还响应来自主机102的指令信号，用于控制休眠电路108。图2是示出了休眠电路108的一个实施例的框图。休眠电路108 包括DPD点llO、旁漏器(bleeder) 114、 4妄收器118、作I信号保护 电路124、指令解码器130、 DPD检测电路136、 DPD锁存电路140、 以及〈木目民(PD )锁存电^各146。 DPD点110通过信号^各径112电连 才妄至旁漏器114的一端和^接收器118的l俞入端。旁漏器114的另一 端电连接至公共端(common)或地116。接收器118的输出端通过 信号路径120电连接至假信号保护电路124的第一输入端。假信号 保护电路124的第二输入端接收信号路径126上的DPD点使能炫断 (DPD PAD ENABLE FUSE X言号。通过DPD点进入(DPD PAD IN ) 信号路径134，假信号保护电路124的输出端电连接至DPD检测电^各136的第一进入lt入端、DPD锁存电3各140的第一退出输入端、 以及PD锁存电3各146的第一进入输入端。在一个实施例中，通过 借助信号路径122将信号路径120电连接至DPD PAD IN信号路径 134，可选;也在^木眠电3各108中去除4卓或旁游4卓1'叚1'言号1呆护电3各124。指令解码器130的输入端接收信号路径128上的指令输入。冲旨 令解码器130的输出端通过DPD指令(DPD COMMAND )信号路 径132电连接至DPD冲企测电3各136的本文档来自技高网...

【技术保护点】
一种存储器，包括：输入点，用于接收输入信号；第一电路，用于响应于所述输入信号来接收第一信号，并接收第二信号，以及响应于指示进入深度休眠模式请求的所述第一信号和所述第二信号中的至少一个来提供第三信号；以及第二电路，用于响应于所述第三信号来提供用于指示进入所述深度休眠模式的第四信号。

【技术特征摘要】
US 2006-11-13 11/598,4031.一种存储器，包括输入点，用于接收输入信号；第一电路，用于响应于所述输入信号来接收第一信号，并接收第二信号，以及响应于指示进入深度休眠模式请求的所述第一信号和所述第二信号中的至少一个来提供第三信号；以及第二电路，用于响应于所述第三信号来提供用于指示进入所述深度休眠模式的第四信号。2. 根据权利要求1所述的存储器，其中，所述第二电路用于响应 于有效时钟使能信号和非指示进入所述深度休眠模式的请求 的所述第 一信号来提供用于指示退出所述深度休眠模式的第 四信号。3. 根据权利要求1所述的存储器，还包括假信号保护电路，用于响应于在预定周期内具有恒定逻辑 电平的所述输入信号来提供所述第 一信号。4. 根据权利要求3所述的存储器，其中，所述假信号保护电路响 应于熔断使能信号而禁用。5. 根据权利要求1所述的存储器，还包括指令解码器，用于提供所述第二信号。6. 根据权利要求1所述的存储器，还包括旁漏器，连接至所述输入点。7. 根据权利要求1所述的存储器，还包括第三电路，用于响应于指示进入所述深度^f木眠^^莫式请求的 所述第一信号，提供用于指示进入休眠模式的第五信号。8. 根据权利要求7所述的存储器，其中，所述第一电路用于响应 于指示退出所述休眠模式的所述第五信号，提供指示退出所述 深度休眠模式的所述第三信号。9. 一种存储器，包括输入点，用于接收指示进入深度休眠模式请求的输入信假信号保护电路，用于响应于所述输入信号来提供第一信 号，而不受假信号影响；深度休眠检测电路，用于响应于所述第一信号和第二信号 中的至少一个来提供深度休眠已检测信号；以及深度休眠锁存电路，用于响应于所述深度休眠已检测信 号，启用深度休眠模式信号。10. 根据权利要求9所述的存储器，还包括指令解码器，用于提供所述第二信号。11. 根据权利要求9所述的存储器，还包括休眠锁存电路，用于响应于所述第一信号，启用休眠模式 信号。12. 根据权利要求9所述的存储器，其中，所述深度休眠锁存电路 用于响应于未指示进入所述深度休眠模式的请求的所述第一 信号以及有效时钟使能信号，使所述深度休眠模式信号失效。13. 根据权利要求9所述的存储器，其中，所述存储器包括动态随 机存取存储器。14. 一种存储器，包括用于接收输入信号的装置；用于响应于所述输入信号接收第一信号并响应于解码的 指令来...

【专利技术属性】
技术研发人员：玛格丽特克拉克弗里伯恩，
申请(专利权)人：奇梦达北美公司，
类型：发明
国别省市：US[美国]