使用双时钟产生系统代码的存储器装置及其方法制造方法及图纸

一种存储器装置，可以包括存储核心块、数据修补单元、循环冗余校验（ＣＲＣ）产生单元和／或串行器。数据修补单元可配置来响应于第一读取脉冲，修补从存储核心块读取的并行数据。ＣＲＣ产生单元可配置来响应于第二读取脉冲，基于并行数据产生ＣＲＣ代码，第二读取脉冲从如果产生第一读取脉冲被延迟一段时间。串行器可配置来响应于第一读取脉冲将并行数据转换为串行数据，和／或为串行数据的多位按顺序安排ＣＲＣ代码以产生系统代码。

【技术实现步骤摘要】

各示例实施例涉及一种半导体存储器装置和/或其方法，并且例如，涉及 一种使用双时钟输出系统代码的存储器装置和/或其方法。
技术介绍
数字数据传送系统中，最好检测并校正在传输期间导致的比特错误而不 需要再传输包括错误的数据。在传统的错误校正系统中，发射机产生代码， 其中特定的冗余校验位被添加到要传输的原始数据。在信道编码理论中，定义了包括原始数据和与原始数据相关联的冗余奇 偶位的系统代码。随着半导体存储器装置的操作速度增加，信道位错误率(BER)增加。因 此，需要用于检测和校正信道错误的技术。因此，半导体存储器装置使用内 部产生系统代码并将该系统代码传输给外部控制器的方法。在系统代码中，从存储器单元阵列输出的数据成为原始数据，而通过编 码存储器单元阵列的输出数据获得的各位成为冗余奇偶位。因为冗余奇偶位由对原始数据执行单独或(OR)操作的逻辑电路生成， 所以需要显著的等待时间。因此，在输出系统代码的半导体存储器装置中， 读取数据等待时间更长。
技术实现思路
各示例实施例提供一种使用双时钟方法输出系统代码的存储器装置。 各示例实施例提供一种由存储器装置执行的系统代码产生方法。 根据示例实施例，存储器装置可包括存储核心(memory core)块、数据 修补(patch)单元、循环冗余校验(CRC)发生单元和/或串行器。数据修补 单元可配置来响应于第一读取脉冲，修补从存储核心块读取的并行数据。循 环冗余校验(CRC)产生单元可配置来响应于第二读取脉冲，基于并行数据 产生CRC代码，第二读取脉沖从如果产生第一读取脉冲被延迟一段时间。串行器可配置来响应于第一读取脉冲将并行数据转换为串行数据，和/或对串行 数据的多位按顺序安排CRC代码以产生系统代码。根据示例实施例，可通过存储器装置的数据输入/输出焊盘(pad)输出 系统代码。根据示例实施例，复制延迟单元可产生第二读取脉沖，和/或第二读取脉 冲可从如果产生第一读取脉冲到如果产生与并行数据相对应的CRC代码被 延迟一段时间。根据示例实施例，存储器装置可包括至少第一存储体(bank)、第一数据 修补单元、第一循环冗余校验(CRC)发生器、第二数据修补单元、第二CRC 发生器、第一串行器和/或第二串行器。所述至少第一存储体可以在至少第一 存储器单元阵列块和第二存储器单元阵列块之间分割，第一存储器单元阵列 块包括在第一存储核心块中，和/或第二存储器单元阵列块包括在第二存储核 心块中。第一数据修补单元可配置来响应于第一数据修补脉沖，修补从第一 存储核心块读取的第 一并行数据，并输出第 一并行数据作为第 一修补数据。 第一CRC发生器可配置来基于第一修补数据和多个第二CRC值产生多个第 一CRC值。第二数据修补单元可配置来响应于第二数据修补脉冲，修补从第 二存储核心块读取的第二并行数据，并输出第二并行数据作为第二修补数据。 第二 CRC发生器可配置来基于第二修补数据和多个第一 CRC值产生多个第 二CRC值。第一串行器可配置来响应于第一数据修补脉沖，将第一修补数据 转换为第一 串行数据，响应于延迟的第二数据修补脉冲将多个第一 CRC值转 换为多个第一 CRC位，和/或为第一串行数据的多个位按顺序安排多个第一 CRC位以产生第一系统代码。第二串行器可配置来响应于第二数据修补脉 沖，将第二修补数据转换为第二串行数据，响应于延迟的第一数据修补脉冲 将多个第二 CRC值转换为多个第二 CRC位，和/或为第二串行数据的多个位 按顺序安排多个第二 CRC位以产生第二系统代码。根据示例实施例，存储器装置可包括至少两个存储核心块、第一选择单 元、第二选择单元、第一数据修补脉冲发生单元和/或第二数据修补脉沖发生 单元。所述至少两个存储核心块可包括第一存储核心块和第二存储核心块， 每个存储核心块包括至少两个存储体，其包括彼此分离的第 一存储体和第二 存储体。包括在第一存储核心块内的第一选择单元，可配置来响应于第一读 取时钟信号选择从第一存储体读取的数据，和/或响应于第二读取时钟信号选择从第二存储体读取的数据。包括在第二存储核心块内的第二选择单元，可 配置来响应于第 一读取时钟信号选择从第 一存储体读取的数据，和/或响应于 第二读取时钟信号选择从第二存储体读取的数据。第 一数据修补脉沖发生单 元可配置来响应于第一读取时钟信号和第二读取时钟信号，在第一存储核心 块中产生第一数据修补脉冲。第二数据修补脉冲发生单元可配置来响应于第 一读取时钟信号和第二读取时钟信号，在第二存储核心块中产生第二数据修 补脉沖。根据示例实施例，延迟的第二数据修补脉冲可以是通过将第二数据修补脉沖通过第二 CRC发生器的信号通道而延迟的信号。根据示例实施例，延迟的第一数据修补脉冲可以是通过将第一数据修补 脉沖通过第一 CRC发生器的信号通道而延迟的信号。根据示例实施例，存储器装置可具有外部数据内部命令(ODIC)结构。根据示例实施例，第一串行器和第二串行器可连接到存储器装置的两个 数据输入/输出焊盘，以输出第 一 系统代码和第二系统代码。根据示例实施例， 一种方法可包括响应于第一读取脉沖修补从存储核心 块读取的并行数据。可产生从如果产生第一读取脉冲延迟一段时间的第二读 取脉冲。可响应于第二读取脉冲基于并行数据产生CRC代码:可响应于第一 读取脉冲将并行数据转换为串行数据，并为串行数据的多个位按顺序安排CRC代码以产生系统代码。根据示例实施例，可通过存储器装置的数据输入/输出焊盘输出系统代码。根据示例实施例， 一种方法可包括响应于第一数据修补脉沖修补从第 一存储核心块读取的第 一 并行数据，并输出第 一 并行数据作为第 一修#卜数据， 第一存储核心块包括第一存储器单元阵列块，第一存储器单元阵列块包括在 至少第 一存储体中，该至少第一存储体在第 一存储器单元阵列块和第二存储 器单元阵列块之间分割，第二存储器单元阵列块包括在第二存储核心块中。 可响应于第二数据修补脉冲修补从第二存储核心块读取的第二并行数据，和/ 或输出第二并行数据作为第二修补数据。可基于第 一修补数据和多个第二 CRC值产生多个第一 CRC值。可基于第二修补数据和多个第一 CRC值产生 多个第二 CRC值。可响应于第一数据修补脉冲将第一修补数据转换为第一串 行数据，可响应于延迟的第二数据修补脉冲将多个第一 CRC值转换为多个第一 CRC位，和/或可对第一 串行数据的多个位按顺序安排多个第一 CRC位以 产生第 一系统代码。可响应于第二数据修补脉冲将第二修补数据转换为第二 串行数据，可响应于延迟的第一数据修补脉沖将多个第二 CRC值转换为多个 第二 CRC位，和/或可对第二串行数据的多个位按顺序安排多个第二 CRC位 以产生第二系统代码。根据示例实施例，所述方法可包括在第一存储核心块中，响应于第一 读取时钟信号选^从第一存储体读取的数据，并且响应于第二读取时钟信号 选择从第二存储体读取的数据，第一存储核心块是包括第一存储核心块和第 二存储核心块的至少两个存储核心块之一，每个存储核心块至少包括两个存 储器，其第一存储体和第二存储体。在第二存储核心块中，可响应于第一读 取时钟信号选择从第一存储体读取的数据，并且可响应于第二读取时钟信号 选择从第二存储体读取的数据。本文档来自技高网...

【技术保护点】
一种存储器装置，包括：　　　　存储核心块；　　　　数据修补单元，配置来响应于第一读取脉冲修补从存储核心块读取的并行数据；　　　　循环冗余校验ＣＲＣ产生单元，配置来响应于第二读取脉冲，基于并行数据产生ＣＲＣ代码，所述第二读取脉冲从如果产生第一读取脉冲被延迟一段时间；以及　　　　串行器，配置来响应于第一读取脉冲将并行数据转换为串行数据，并为串行数据的多位按顺序安排ＣＲＣ代码以产生系统代码。

【技术特征摘要】
KR 2006-12-29 138776/061.一种存储器装置，包括存储核心块；数据修补单元，配置来响应于第一读取脉冲修补从存储核心块读取的并行数据；循环冗余校验CRC产生单元，配置来响应于第二读取脉冲，基于并行数据产生CRC代码，所述第二读取脉冲从如果产生第一读取脉冲被延迟一段时间；以及串行器，配置来响应于第一读取脉冲将并行数据转换为串行数据，并为串行数据的多位按顺序安排CRC代码以产生系统代码。2. 根据权利要求1所述的存储器装置，其中通过存储器装置的数据输入 /输出焊盘输出所述系统代码。3. —种存储器装置，包括至少在第 一存储器单元阵列块和第二存储器单元阵列块之间分割的至少 第一存储体，所述第一存储器单元阵列块包括在第一存储核心块中，所述第 二存储器单元阵列块包括在第二存储核心块中；第 一数据修补单元，配置来响应于第一数据修补脉冲修补从第 一存储核 心块读取的第一并行数据，并输出第一并行数据作为第一修补数据；第一循环冗余校验CRC发生器，配置来基于第一修补数据和多个第二 CRC值产生多个第一 CRC值；第二数据修补单元，配置来响应于第二数据修补脉冲修补从第二存储核 心块读取的第二并行数据，并输出第二并行数据作为第二修补数据；第二 CRC发生器，配置来基于第二修补数据和多个第一 CRC值产生多 个第二CRC值；第一串行器，配置来响应于第一数据修补脉冲将第一修补数据转换为第 一串行数据，响应于延迟的第二数据修补脉冲将多个第一 CRC值转换为多个 第一 CRC位，并为第 一 串行数据的多位按顺序安排多个第一 CRC位以产生 第一系统代码；以及第二串行器，配置来响应于第二数据修补脉冲将第二修补数据转换为第 二串行数据，响应于延迟的第 一数据修补脉沖将多个第二 CRC值转换为多个第二 CRC位，并为第二串行数据的多位按顺序安排多个第二 CRC位以产生 第二系统代码。4. 根据权利要求3所述的存储器装置，其中延迟的第二数据修补脉冲是 通过将第二数据修补脉沖通过第二 CRC发生器的信号通道而延迟的信号。5. 根据权利要求3所述的存储器装置，其中延迟的第一数据修补脉冲是 通过将第一数据修补脉沖通过第一 CRC发生器的信号通道而延迟的信号。6. 根据权利要求3所述的存储器装置，其中存储器装置具有外部数据内 部命令ODIC结构。7. 根据权利要求3所述的存储器装置，其中第一串行器和第二串行器每 个连接到存储器装置的数据输入/输出焊盘，以输出第 一 系统代码和第二系统 代码。8. 根据权利要求3所述的存储器装置，还包括包括第 一存储核心块和第二存储核心块的至少两个存储核心块，每个存 储核心块包括至少两个存储体，其包括彼此分离的第 一存储体和第二存储体； 包括在第一存储核心块内的第一选择单元，配置来响应于第一读取时钟信号选择从第一存储体读取的数据，并且响应于第二读取时钟信号选择从第 二存储体读取的数据；包括在第二存储核心块内的第二选择单元，配置来响应于第一读取时钟信号选择从第一存储体读取的数据，并且响应于第二读取时钟信号选择从第 二存储体读取的数据；第一数据修补脉冲发生单元，配置来响应于第一读取时钟信号和第二读 取时钟信号，在第一存储核心块中产生第一数据修补脉冲；第二数据修补脉冲发生单元，配置来响应于第一读取时钟信号和第二读取时钟信号，在第二存储核心块中产生第二数据修4卜脉冲。9. 根据权利要求8所述的存储器装置，其中延迟的第二数据修补脉冲是 通过将第二数据修补脉沖通过第二 CRC发生器的信号通道而延迟的信号。10. 根据权利要求8所述的存储器装置，其中延迟的第一数据修补脉冲 是通过...

【专利技术属性】
技术研发人员：郑会柱，金润哲，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]