纠错码控制器和包括该纠错码控制器的存储器系统技术方案

提供了一种快闪存储器装置的ＥＣＣ（纠错码）控制器，该快闪存储器装置存储Ｍ比特数据（Ｍ为大于或等于２的正整数），该ＥＣＣ控制器包括第一ＥＣＣ块以及第二ＥＣＣ块，该第一ＥＣＣ块根据第一纠错方法从将要存储在该快闪存储器装置中的程序数据产生第一ＥＣＣ数据，该第二ＥＣＣ块根据第二纠错方法从自第一ＥＣＣ块输出的第一ＥＣＣ数据和程序数据产生第二ＥＣＣ数据，程序数据、第一ＥＣＣ数据以及第二ＥＣＣ数据被存储在该快闪存储器装置中。

【技术实现步骤摘要】
纠错码控制器和包括该纠错码控制器的存储器系统
本公开涉及一种存储器系统，并且更具体地涉及一种用于检测和纠正存 储在快闪存储器装置中的多比特数据中的错误的系统和方法。要求2007年1月3日提交的韩国专利申请No. 2007-732在35U. S. C. § 119下的优先权，在此通过引用将其全部内容并入这里。
技术介绍
存储器装置通常被分为易失性存储器装置和非易失性存储器装置。在易 失性存储器装置和非易失性存储器装置之间有许多差异。例如，非易失性存 储器装置在该装置断电(powerloss)的情况下，保持所存储的数据。然而， 当断电时，易失性存储器装置释放所存储的数据。易失性存储器装置包括例 如动态随机存取存储器(DRAM)的存储器装置。非易失性存储器装置包括 例如快闪存储器装置、只读存储器(ROM)装置、电可编程只读存储器装置 (EPROM)以及电可纟察除可编程只读(EEPROM)存储器装置。快闪存储器装置具有许多有益特征。例如，尽管不像动态随机存取存储 器(DRAM)那样快，快闪存储器装置也具有较快的读取速度。此外，与硬 盘相比，快闪存储器装置可经受对其自身的更强烈撞击。尽管快闪存储器装 置可以通过电擦除和复写数据，但是与EEPROM不同，快闪存储器装置可以 以块为单位擦除和写入数据。此外，快闪存储器装置成本低于EEPROM。由 于这些和其它这种特征，快闪存储器装置可广泛地用作大容量、非易失性、 固态存储装置。例如，快闪存储器装置一般用于蜂窝电话、数码相机以及数 字录音设备。通常，快闪存储器装置将数据存储在包括浮置栅极晶体管的阵列中。这 些浮栅晶体管被称作单元并且存储比特数据。最初，快闪存储器装置在每个 单元中仅可存储1比特数据。然而，被称作多层单元(MLC)装置的较新的 快闪存储器装置可以通过控制在一个单元的浮置栅极上累积的电荷量来在一 个单元中存储1比特或更多比特。在本公开中，在一个存储器单元中存储1比特数据的快闪存储器装置被称作单层单元(SLC)快闪存储器装置，并且在一个存储器单元中存储M比 特数据的快闪存储器装置称作多层单元(MLC)快闪存储器装置(M为等于 或大于2的正整数)。使用参考电压来读取存储在存储器单元中的数据。具体地，将参考电压 施加到存储器单元的控制栅极，并且根据电流是否流经该单元，确定存储在 该单元中的数据。此外，对于不同层的数据而言，用于读取数据的每个参考 电压的阈电压分布是不同的。例如，用于读取数据'0，的阈电压分布与用于 读取数据'1，的阈电压分布不同。类似地，用于读取数据'01'的阈电压分 布是不同的，用于读取数据'11，的阈电压分布也是不同的，依此类推。用于从快闪存储器装置读取数据的参考阈电压分布的数目取决于在存储 器装置中可存储的数据的比特。即，阈电压分布的数目取决于在存储器装置 中可存储l比特数据、2比特数据、3比特数据、还是4比特数据等。作为例 子，参考图1，两个阈电压分布将用于在一个存储器单元中存储l比特数据。 另一方面，参考图2至4， 2M个阈电压分布将用于在一个存储器单元中存储 M比特数据。例如，4个阈电压分布用于在一个存储单元中存储2比特数据， 8个阈电压分布用于在一个存储器单元中存储3比特数据，以及16个阈电压 分布用于在一个存储单元中存储4比特数据。因而，随着存储在一个存储器 单元中的数据比特的数目增加，将使用更多的阈电压分布。接着随着阈电压分布的数目增加，用于从单元中读取数据的总的阈电 压增加。然而，如本领域公知的，在升高存储器单元的阈电压方面存在限制。 换句话说，存储器单元的阈电压应该分布在预定电压范围之内。这意味着， 与在一个存储器单元中存储的数据比特的数目无关，电压阈值分布应当分布 在预定电压范围之内。由于这个原因，如图2至图4所示，邻近的阈电压可 能互相重叠。由于邻近的阈电压分布重叠，所读取的数据可能包括许多错误 比特(例如，几个错误比特或几十个错误比特)。随着存储在一个存储器单元 中的数据比特的数目增加，这种现象将更棘手。另外，由于各种其它原因诸 如例如电荷损失(charge loss)、时间消逝、温度增加、在对邻近单元进行 编程时产生的耦合、邻近单元的读取操作以及其它的单元缺陷，邻近阈电压 分布也可能重叠。
技术实现思路
本公开的一个方面包括一种快闪存储器装置的ECC (纠错码)控制器， 该快闪存储器装置存储M比特数据(M为大于或等于2的正整数)。该ECC 控制器包括第一 ECC块以及第二 ECC块，该第一 ECC块根据第一纠错方法 从将要存储在快闪存储器装置中的程序数据产生第一 ECC数据，该第二 ECC 块根据第二纠错方法从自第一 ECC块输出的第一 ECC数据和程序数据产生 第二ECC数据，程序数据、第一ECC数据以及第二ECC数据被存储在快闪 存储器装置中。本公开的另一方面包括存储器系统。该存储器系统包括存储M比特数据 (M为大于或等于2的正整数)的快闪存储器装置和控制该快闪存储器装置 的存储器控制器，其中该存储器控制器包括ECC控制器，该ECC控制器使 用第一纠错方法和第二纠错方法对将要存储在快闪存储器装置中的数据进行 编码。本公开的另 一方面包括存储器系统。该系统包括存储M比特数据(M为 大于或等于2的正整数)的快闪存储器装置和控制该快闪存储器装置的存储 器控制器，其中该存储器控制器包括第一ECC块、第二ECC块和第三ECC 块，该第一 ECC块从将要存储在快闪存储器装置中的程序数据产生CRC (循 环冗余校验)值并且输出第一数据样式(datapattem)，该第二ECC块^4居第 一纠错方法从第 一数据样式产生第一 ECC数据并且输出第二数据样式，以及 该第三ECC块根据第二纠错方法从第二数据样式产生第二 ECC数据并且输 出第三数据样式。本^^开的又一方面包括一种用于纠正存储在快闪存储器装置中的M比特 数据(M为大于或等于2的正整数)的错误的方法。该方法包括根据第一纠 错方法从将要存储在快闪存储器装置中的程序数据产生第一 ECC数据，根据 第二纠错方法从自第一 ECC块输出的第一 ECC数据和程序数据产生第二 ECC数据，该程序数据、第一 ECC数据以及第二 ECC数据被同时存储在快 闪存储器装置中。本公开的另 一方面包括一种用于纠正存储在快闪存储器装置中的M比特 数据(M为大于或等于2的正整数)的错误的方法。该方法包括从将要存储 在快闪存储器装置中的程序数据产生CRC (循环冗余校验)值并且输出第一 数据样式，根据第 一纠错方法从第 一数据样式产生第一 ECC数据并且输出第二数据样式，以及根据第二纠错方法从第二数据样式产生第二 ECC数据并且 输出第三数据样式，包括程序数据、CRC值、第一 ECC数据以及第二 ECC 数据的第三数据样式被存储在快闪存储器装置中。附图说明为了提供本公开的进一步的理解而将附图包括在内，并且附图被并入并且构成说明书的一部分。附图示出本公开的示例性实施例，并且与说明书一 起用于解释本公开的原理。在附图中图1为示出存储l比特数据的通用快闪存储器单元的阈电压分布的视图； 图2为示出存储2比特数据的通用快闪存储器单元的阈电压分布的视图； 图3为示出存储3比特数据的通用快闪存储器单元的阈本文档来自技高网...

【技术保护点】
一种快闪存储器装置的纠错码ＥＣＣ控制器，该快闪存储器装置存储Ｍ比特数据（Ｍ为大于或等于２的整数），该ＥＣＣ控制器包括：　　　　第一ＥＣＣ块，其根据第一纠错方法从将要存储在该快闪存储器装置中的程序数据产生第一ＥＣＣ数据；以及　　　　第二ＥＣＣ块，其根据第二纠错方法从自该第一ＥＣＣ块输出的该第一ＥＣＣ数据和该程序数据产生第二ＥＣＣ数据，该程序数据、该第一ＥＣＣ数据以及该第二ＥＣＣ数据被存储在该快闪存储器装置中。

【技术特征摘要】
KR 2007-1-3 732/071. 一种快闪存储器装置的纠错码ECC控制器，该快闪存储器装置存储M比特数据(M为大于或等于2的整数)，该ECC控制器包括第一ECC块，其根据第一纠错方法从将要存储在该快闪存储器装置中的程序数据产生第一ECC数据；以及第二ECC块，其根据第二纠错方法从自该第一ECC块输出的该第一ECC数据和该程序数据产生第二ECC数据，该程序数据、该第一ECC数据以及该第二ECC数据被存储在该快闪存储器装置中。2. 如权利要求1所述的控制器，其中，该第二ECC块使用该第二纠错方 法对从该快闪存储器读取的数据进行解码，以及该第一 ECC块使用该第一纠 错方法对从该快闪存储器读取的数据进行解码。3. 如权利要求1所述的控制器，其中，该第一纠错方法为线性块方法， 以及该第二纠错方法为最大似然ML方法。4. 如权利要求1所述的控制器，其中，该第二ECC块通过将奇偶校验数 据添加至该程序数据和该第一 ECC数据而产生该第二 ECC数据。5. 如权利要求1所述的控制器，其中，该快闪存储器装置为NAND快闪 存储器装置、NOR快闪存储器装置、相变随机存取存储器PRAM装置和磁阻随 机存取存储器MRAM装置中的一个。6. —种存储器系统，包括快闪存储器装置，其存储M比特数据(M为大于或等于2的正整数)；以及存储器控制器，其控制该快闪存储器装置，其中，该存储器控制器包括ECC控制器，该ECC控制器使用第一纠错方 法和第二纠错方法对将要存储在该快闪存储器装置中的数据进行编码。7. 如权利要求6所述的系统，其中，该第一纠错方法为线性块方法，以 及该第二纠错方法为最大似然ML方法。8. 如权利要求7所述的系统，其中，该ECC控制器包括第一 ECC块，其根据该线性块方法从将要存储在该快闪存储器装置中的 程序数据产生第一ECC数据；以及第二 ECC块，其根据该最大似然方法从自该第一 ECC块输出的该第一 ECC数据和该程序数据产生第二ECC数据，该程序数据、该第一ECC数据以及该 第二 ECC数据被同时存储在该快闪存储器装置中。9. 如权利要求8所述的系统，其中，该第二ECC块通过使用在从该快闪 存储器装置读取的数据中包括的该第二 ECC数据来纠正从该快闪存储器装置 读取的数据的错误，并且该第一 ECC块使用在从该第二 ECC块输出的读取数 据中包括的该第一 ECC数据来纠正该读取数据的错误。10. 如权利要求8所述的系统，其中，该第二ECC块通过将奇偶校验数 据添加至该程序数据和该第一 ECC数据而产生该第二 ECC数据。11. 如权利要求8所述的系统，其中，该快闪存储器装置包括存储该程 序数据的第一存储区域、以及存储该第一 ECC数据和该第二 ECC数据的第二 存储区域。12. 如权利要求11所述的系统，其中，该第一存储区域的各个存储器单 元存储M比特数据，并且该第二存储区域的各个存储器单元存储1比特数据。13. 如权利要求6所述的系统，其中，该存储器控制器安装在计算系统 的主板上。14. 如权利要求6所述的系统，其中，该快闪存储器装置和该存储器控 制器构成存储器卡。15. —种存储器系统，包括快闪存储器装置，其存储M比特数据(M为大于或等于2的正整数)；以及存储器控制器，其控制该快闪存储器装置， 其中该存储器控制器包括第一 ECC块，其从将要存储在该快闪存储器装置中的程序数据产生 CRC (循环冗余校验)值并且输出第一数据样式；以及第二ECC块，其根据第一纠错方法从该第一数据样式产生第一 ECC 数据并且输出第二数据样式；以及第三ECC块，其根据第二纠错方法从该第二数据样式产生第二 ECC 数据并且输出第三数据样式。16. 如权利要求15所述的系统，其中，该第一纠错方法为线性块方法， 以及该第二纠错方法为最大似然ML方法。17. 如权利要求15所述的系统，其中，该第三ECC块使用包括在从...

【专利技术属性】
技术研发人员：洪始勋，李润泰，孔骏镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]