或非快闪存储器的字线驱动器制造技术

本发明专利技术揭示一种或非快闪存储器的字线驱动器，其与存储器阵列耦接，存储器阵列具有若干组成为多个区段的存储器单元，且各区段具有与多个局部字线组合的主字线。该各局部字线分别经由局部字线驱动电路与该主字线耦接，该局部字线驱动电路主要由一第一ＭＯＳ（金属氧化物半导体）晶体管以及第二ＭＯＳ（金属氧化物半导体）晶体管所组成，该第一ＭＯＳ（金属氧化物半导体）晶体管耦接于其对应的该主字线以及该局部字线之间，且该第二ＭＯＳ（金属氧化物半导体）晶体管耦接于其对应的该局部字线以及第一偏压端之间。

【技术实现步骤摘要】

本专利技术关于一种半导体存储器，尤指一种快闪存储器的字线驱动器改进设计。
技术介绍
最被广泛使用于半导体集成电路以及非易失性存储器的存储器阵列结构为NOR(或非)型。在此类型结构之中，同为一列的存储器单元的栅极端为 共连，同为一行的存储器单元的漏极端为共连，而其源极端为在一区段内的 所有单元所共享。图l揭示美国专利公告第6515911号所描述常规的NOR 型阵列图，其每一存储器单元位置通过一选定的行以及一选定的列所决定，均包含有漏极端、源极端以及浮栅端，如常规技术所述，其源极端、漏极端 以及栅极端根据执行读取、编程或是擦除的操作来施加偏压。非易失性存储器其中之一的特征就是能够将储存于其内的数据进行群 组擦除，而擦除过程是唯一需要在源极端施加偏压的过程，由于所有存储器 单元的源极端为共连，因此单元可以被单独的写入或是读取，但是必为同时 地被擦除。特别是快闪存储器，其擦除过程是经由多个个区段来完成，且所有源极 端(线)共连的存储器单元必定同时被擦除。在非易失性存储器阵列内，各区 段可被组织成多个列或多个行的型式。在列型的组织中，区段的大小由其包 含的列的数量来决定，且此类存储器装置的结构根据较佳的电路使用面积、 效率以及可靠度来设计出适合的区段数量及大小。由于漏极应力(drain stress)的关系，通常单一位线是无法被所有的区段所 共用，因此，各区段均被配置包含有一多个行的特别群组，即为局部字线(local bit line)。区域字线经由传递栅(pass gate)与独立的主位线(main bit line)连接， 各区段亦配置有一传递晶体管的局部群组，其通常是位于位址区段内，且均 保持关闭的状态。因此，其他区段的单元并不会透过漏极应力(drain stress)而互相影响。图2同为美国专利公告第6515911号中揭示常规的电路图，其为一非易 失性存储器阵列的常规结构，且其区段被组织成列型。存储器阵列中的列实 际上是由多晶硅条所形成，其与同为一列单元的所有栅极端互连。此结构包 含有多个区段，且各区段均具有相关的列解码器，而全体行解码器亦于此被 提供。此类的结构会因为对每一区段提供一列解码器以及多个局部行解码器 来避免漏极应力的现象，而占据非常多的电路面积。图3亦同为美国专利公告第6515911号中揭示常规的电路图，其将非易 失性存储器阵列组织为行型。在此结构中，所有区段内各列的行方向为共连， 可使各位线的寄生电容相对较低，由此在读取存储器内容时，提供较佳的助 益。此外，列的解码可为数个区段所共用，可节省电路的面积。虽然此结构 具有几项优点，但其主要缺点为每次在一单元定址时，位于同一列上的其他 单元亦会被施加偏压，造成所谓的栅极应力(gate stress)。有鉴于常规结构的缺憾，美国专利公告第6515911号提出了一种阶层式 (hierarchical)的列解码方式，在其一实施例中，阐述了一种可实现列解码的 阶层式方式的电路装置，并可应用于具有存储器单元阵列且其区段组织成行 型的非易失性半导体存储装置。存储器的每一区段均具有一区域字线的特定 群组，其均独立的与所有列共连区段的主字线连接。在美国专利公告第 6515911号中描述了 一种三晶体管结构来实现阶层式(hierarchical)的列解码。当驱动器周边晶体管在设计时，因为必须要能够承受后续偏压的施加而 无法与单元尺寸成比例的缩小来降低其尺寸时，用于NOR结构列解码器的 字线驱动器设计显得愈来愈重要。因此，当单元尺寸缩小时，字线驱动器将 占据整体电路中非常大的布局(layouy)面积。尽管美国专利公告第6515911 号所述的阶层式(hierarchical)的列解码方式具有数项优点，但亦会占据非常 多受重视的面积，因此难以堪称实用。有鉴于上述字线驱动器的缺憾，本专利技术人有感其未至臻完善，遂竭尽心 智，悉心研究克服，凭从事该项产业多年的经验累积，进而研发出一种或非 快闪存储器的字线驱动器，以达到缩小尺寸的功效。
技术实现思路
由是，本专利技术的主要目的，即在于提供一种或非快闪存储器的字线驱动器，可达到缩小尺寸的功效者。为达上述目的，本专利技术的技术实现如下本专利技术揭示一种非易失性存储器装置，包含一存储器阵列，存储器阵列 具有若千组成为多个区段的存储器单元，且各区段具有一与多个局部字线组 合的主字线。该各局部字线分别经由一局部字线驱动电路与该主字线耦接， 该局部字线驱动电路主要由第一 MOS (金属氧化物半导体)晶体管以及第 二MOS (金属氧化物半导体)晶体管所组成，该第一MOS (金属氧化物半 导体)晶体管耦接于其对应的该主字线以及该局部字线之间，且该第二 MOS (金属氧化物半导体)晶体管耦接于其对应的该局部字线以及一第一偏压端 之间。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举优 选实施例，并配合附图，作详细说明如下。附图说明图i为美国专利公告第6515911号所描述常规的NOR型阵列图 图2为美国专利公告第6515911号中揭示常规的一电路图。 图3为美国专利公告第6515911号中揭示常规的一电路图。 图4为本专利技术二晶体管字线驱动器的实施例图。 图5为本专利技术二晶体管字线驱动器的另一实施例图。 图6为本专利技术平行式快闪存储器装置的字线驱动器组织方块图。 图7为本专利技术串列式快闪存储器装置的字线驱动器组织方块图。 9为本专利技术施加偏压的示意图附图标记说明10字线驱动器 10A字线驱动器 Ml-M4晶体管具体实施方式字线驱动器电路用以提升被选到字线的电压至一目标电压，亦可提供被 选到单元的位址的最后解码，且每一字线均伴随着有一字线驱动器电路。随 着布局以及工艺技术的改进，存储器阵列中的单元间距被布局得更加细窄， 而当字线也愈来愈靠近的同时，字线驱动器电路的尺寸亦可以随之缩小。本 专利技术字线驱动器的设计通过限制字线驱动器内的操作元件数量来缩小其尺 寸，而在本专利技术中所揭示的偏压状态为本专利技术的字线驱动器操作能力的一 例。图8为平行式(parallel)快闪存储器单元阵列与串列式(serial)快闪存储器 单元阵列的比较图，如图所示在平行式(parallel)快闪存储器单元阵列中， 各区段并没有共用一P阱，各区段通常被分成64千位元组(KB)个部份，且 擦除过程经由区段来执行。在串列式(serial)快闪存储器单元阵列中，其阵列 被组织成多个区块，每一区块含有16个区段，且每一区段具有4千位组(KB) 的存储器容量，而每一区块内的各区段共用一P阱，但与其他区块的P阱则 并未共用。图6为本专利技术平行式快闪存储器装置的字线驱动器组织方块图，如图所 示虽然图中仅显示二区块(O,l)，但众所周知， 一般平行式快闪存储器包含 有16个区段(8MB,即800万位组)、32个区段(16MB)、 64个区段(32MB)、 128(64MB)或是256个区段(128MB),且每一区段包含64千位元组(KB)的存 储器容量，并经由16条主字线(main word line)MWLn施加偏压。每一 条主字线分别经由其对应的16个局部字线驱动器wldrv而与16条局部 字线(local word line)LWLn依序耦4妾，故每一区,殳均含有256条局部字线 LWLn〖本文档来自技高网...

【技术保护点】
一种或非快闪存储器的字线驱动器，其与存储器阵列耦接，该存储器阵列具有若干组成为多个区段的存储器单元，且该各区段具有与多个局部字线组合的主字线，该各局部字线分别经由局部字线驱动电路与该主字线耦接，其特征在于：该字线驱动电路主要由第一晶体管以及第二晶体管所组成，该第一晶体管耦接于其对应的该主字线以及该局部字线之间，且该第二晶体管耦接于其对应的该局部字线以及第一偏压端之间。

【技术特征摘要】
1. 一种或非快闪存储器的字线驱动器，其与存储器阵列耦接，该存储器阵列具有若干组成为多个区段的存储器单元，且该各区段具有与多个局部字线组合的主字线，该各局部字线分别经由局部字线驱动电路与该主字线耦接，其特征在于该字线驱动电路主要由第一晶体管以及第二晶体管所组成，该第一晶体管耦接于其对应的该主字线以及该局部字线之间，且该第二晶体管耦接于其对应的该局部字线以及第一偏压端之间。2、 根据权利要求1的或非快闪存储器的字线驱动器，其中，该第一偏 压端与该每一 区段内的该字线驱动器共连。3、 根据权利要求1的或非快闪存储器的字线驱动器，其中，该第二晶 体管为NMOS晶体管。4、 根据权利要求3的或非快闪存储器的字线驱动器，其中，该NMOS 晶体管为具有三阱的晶体管。5、 根据权利要求1的或非快闪存储器的字线驱动器，其中，该第 体管为PMOS晶体管。6、 根据权利要求1的或非快闪存储器的字线驱动器，其中，该第 体管为NMOS晶体管。7、 根据权利要求6的或非快闪存储器的字线驱动器，其中，该NMOS 晶体管为具有三阱的晶体管。8、 根据权利要求1的或非快闪存储器的字线驱动器，其中，该第一偏 压端为接地端。9、 根据权利要求1的或非快闪存储器的字线驱动器，其中，在编程的 期间，该第一晶体管以及该第二晶体管会被分别施加一偏压，且该未被选择 的局部字线纟皮施加4妄地偏压。10、 根据权利要求1的或非快闪存储器的字线驱动器，其中，在编程的 期间，该未净皮选f奪的局部字线净皮施加负电压。11、 根据权利要求1的或非快闪存储器的字线驱动器，其中，在编程的 期间，该未一皮选4奪的局部字线被施加正电压。12、 一种用于非易失性存储器局部字线的字线驱动器电路，或非快闪存 储器的...

【专利技术属性】
技术研发人员：陈宗仁，郭忠山，林扬杰，
申请(专利权)人：晶豪科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]