用于对具有减少的编程干扰的NAND类型的非易失性存储器进行编程的以末为先模式制造技术

以会降低受抑制存储器元件的编程干扰发生率的方式对ＮＡＮＤ型非易失性存储器进行编程，所述受抑制存储器元件承受增压以减少编程干扰，但会由于其字线位置而经历降低的增压利益。为实现这一结果，调整对所述存储器元件进行编程的字线顺序以便以相对于剩余字线的不同顺序首先对较高字线编程。另外，自增压可用于较高字线，而已擦除区域的自增压或变形可用于剩余的字线。此外，对于在与所述第一字线相关联的非易失性存储器元件之后编程的非易失性存储元件，可在所述自增压之前采用对所述受抑制存储器元件的沟道的预充电。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及对非易失性存储器编程。
技术介绍
半导体存储器已经越来越普遍地用于各种电子装置中。例如，非易失性半导体存 储器用于蜂窝式电话、数字摄像机、个人数字助理、移动计算装置、非移动计算装置 和其它装置中。电可擦除可编程只读存储器(EEPROM)及快闪存储器即在最受欢迎 的非易失性半导体存储器之中。与传统的全功能型EEPROM相比，快闪存储器(其也 是一类EEPROM)可在一个步骤中擦除整个存储器阵列或存储器的一部分中的内容。传统EEPROM及快闪存储器两者均使用浮动栅极，所述浮动栅极位于半导体衬 底中的沟道区上方并与所述沟道区隔离。浮动栅极位于源极区域与漏极区域之间。控 制栅极设置在所述浮动栅极上方，并与所述浮动栅极隔离。如此形成的晶体管的阈电 压由浮动栅极上所保持的电荷量控制。也就是说，在将晶体管通电之前必须施加到控 制栅极以准许其源极与漏极之间的导通的最小电压量由浮动栅极上的电荷电平控制。某些EEPROM及快闪存储器装置具有用于存储两个电荷范围的浮动栅极，且因 此可在两个状态(例如，擦除状态与已编程状态)之间对所述存储器元件进行编程/ 擦除。有时将这种快闪存储器装置称为二进制快闪存储器装置，因为每一存储器元件 均可存储一个数据位。通过识别多个不同的所允许/有效的已编程阈电压范围来实施多状态(也称为多 级)快闪存储器装置。每个不同的阈电压范围均对应于在所述存储器装置中已编码的 所述组数据位的预定值。例如，当将存储器元件置于对应于四个不同阈电压范围的四 个离散电荷带的一者中时，每一元件可存储两个数据位。通常，在编程操作期间施加到控制栅极的编程电压Vpgm是作为一系列量值随时 间增大的脉冲来施加的。在一个可行方法中，脉冲的量值随每一连续脉冲增加预定步 长(例如0.2-0.4 V) 。 Vpgm可被施加到快闪存储器元件的控制栅极(或在某些情况 下是引导栅极)。在所述编程脉冲之间的周期内，实现检验操作。也就是说，在各连 续编程脉冲之间读取正被并行编程的一群组元件中每一元件的编程电平，以确定其是 否等于或大于其正编程到的检验电平。对于多状态的快闪存储器元件阵列，可针对元 件的每一状态实施检验步骤以确定所述元件是否已达到其数据相关联的检验电平。例如，能够将数据存储为四种状态的多状态存储器元件可能需要针对三个比较点执行检 验操作。此外，当对EEPROM或快闪存储器装置(例如，NAND串中的NAND快闪存储 器装置)进行编程时，通常将Vpgm施加到控制栅极，并将位线接地，从而使得电子 从单元或存储器元件(例如，存储元件)的沟道注入所述浮动栅极中。当电子在浮动 栅极中积聚时，浮动栅极会变成带负电荷，且存储器元件的阈电压升高，因而存储器 元件被视为处于编程状态。有关这种编程的更多信息可见于名称为用于非易失性存 储器的源极侧自增压技术(Source Side Self Boosting Technique For Non-Volatile Memory)的美国专利第6,859,397号中及在2003年7月29日申请的名称为对已 编程存储器的检测(Detecting Over Programmed Memory)的美国专利申请公开案第 2005/0024939号中，两者的全文均以引用方式并入本文中。为将Vpgm施加到正被编程的存储器元件的控制栅极上，将Vpgm施加到正确的 字线上。然而，每一NAND串中的一个存储器元件均使用相同的字线，且因此将经历 所述编程电压。未选择的存储器元件(未打算对其进行编程)可在称为编程干扰 的过程中被无意识地编程。需要一种防止编程干扰的较好机制。
技术实现思路
本专利技术提供一种用于以减少受抑制存储器元件的编程干扰发生率的方式对非易 失性存储器元件编程的方法。 一个实施例解决受抑制存储器元件所经历的编程干扰的 高发生率，所述受抑制存储器元件承受其沟道的增压以减少编程干扰，但其经历因其 字线位置所致的增压益处减少。为实现这一结果，调整据以对所述存储器元件进行编 程的字线顺序。另外，可按照字线位置设计增压技术。此外，所述受抑制存储器元件 的沟道可预充电以使在对较低字线上的存储器元件进行编程时，所述位线电荷可由较 高字线上的先前已编程存储器元件传送。在一个实施例中，用于对非易失性存储装置进行编程的方法包含使用相关联不同 子组的字线对一组非易失性存储元件中的不同子组非易失性存储元件进行编程，其中 所述字线以从第一个字线到最后一个字线的顺序延伸。所述非易失性存储元件可排列 到(例如)数个NAND串中，且可使用预定的字线顺序来编程，所述预定字线顺序与 所述字线延伸的顺序不同。例如，可使用所述组的位线或漏极侧处或附近的一个或一 个以上字线来实现编程，其后，使用所述字线的剩余字线(在所述组的共用侧或源极 侧处开始)实现编程。所述方法可进一步包含存储数据，所述数据基于以下确定来识别不同顺序的字 线在以位于字线延伸的顺序中的字线次序对组中的非易失性存储元件进行编程的情 况下，期望所述组中的哪些非易失性存储元件经历经界定的失败位电平。另外，可使用第一抑制模式(例如自增压)抑制由不同顺序字线编程的非易失性 存储元件来减少编程干扰，而可使用第二抑制模式(例如，己擦除区域自增压或经修 订的已擦除区域自增压)抑制由剩余字线编程的非易失性存储元件以减少编程干扰。 对于在与所述第一字线相关联的非易失性存储元件之后被编程的非易失性存储元件， 也可以在自增压之前对所述受抑制的非易失性存储元件的沟道执行预充电。附图说明图1是NAND串的俯视图。 图2是图1中的NAND串的等效电路图。 图3是图1中的NAND串的剖视图。 图4是描绘三个NAND串的电路图。图5是图1中的NAND串的剖视图，其进一步针对使用自增压的未选择非易失 性存储元件描绘字线与沟道增压的相依性。图6是显示字线与沟道增压电位的相依性的图表。图7是图1中的NAND串的剖视图，其进一步描绘未选择的非易失性存储元件 (其源极侧相邻存储器元件被编程)的栅极引发漏极漏电，其中使用了已擦除区域自 增压。图8是非易失性存储器系统的方块图。 图9是非易失性存储器阵列的方块图。图10描绘在直接从擦除状态编程到已编程状态的多状态装置中的实例性组的阈 电压分布。图11描绘在使用从所述擦除状态到已编程状态的两遍式编程的多状态装置中的实例性组的阈电压分布。图12A-C显示不同的阈电压分布并描述用于对非易失性存储器编程的过程。图13提供描述用于对非易失性存储器编程同时减少编程干扰发生率的过程的流程图。图14描绘用于以减少编程干扰发生率的方式对第一及第二子组非易失性存储元 件进行编程的字线顺序。图15提供描述用于基于非易失性存储元件的使用调整用于对非易失性存储元件 编程的字线次序的过程的流程图。图16提供描述用于对与字线相关联的非易失性存储元件编程的过程的流程图。图17是显示与常规编程模式相比使用以末为先编程模式的较高字线的失败位数 量减少的图表。图18描绘显示其中使用预充电的受抑制NAND串的电压波形的时间线。 图19描绘显示已编程NAND串的电压波形的时间线。 具体实施例方式一种适于实施本专利技术的非易失性存储器系统的一个实例使用其中在NAND串的 两个选择栅之间连续地布置多个晶体管的N本文档来自技高网...

【技术保护点】
一种用于对非易失性存储装置进行编程的方法，其包括：　使用第一子组多个字线对一组非易失性存储元件中的第一子组非易失性存储元件进行编程，所述多个字线按从第一字线到最后一个字线的顺序延伸；及　在所述对所述第一子组非易失性存储元件编程后，使用第二子组的所述多个字线对所述组中的第二子组非易失性存储元件进行编程，对所述第一及第二子组非易失性存储元件编程的预定字线顺序是相对于所述多个字线延伸的顺序不同的顺序。

【技术特征摘要】
【国外来华专利技术】US 2005-9-9 11/223,623;US 2005-9-9 11/223,2731、一种用于对非易失性存储装置进行编程的方法，其包括使用第一子组多个字线对一组非易失性存储元件中的第一子组非易失性存储元件进行编程，所述多个字线按从第一字线到最后一个字线的顺序延伸；及在所述对所述第一子组非易失性存储元件编程后，使用第二子组的所述多个字线对所述组中的第二子组非易失性存储元件进行编程，对所述第一及第二子组非易失性存储元件编程的预定字线顺序是相对于所述多个字线延伸的顺序不同的顺序。2、 如权利要求l所述的方法，其中由所述最后一个字线对所述第一子组非易失性存储元件的至少一部分进行编程。3、 如权利要求l所述的方法，其中由所述最后一个字线且随后由与其相邻的字线对所述第一子组非易失性存储元 件的至少一部分进行编程。4、 如权利要求l所述的方法，其中.-由所述第一字线对所述第二子组非易失性存储元件的至少一部分进行编程。5、 如权利要求l所述的方法，其中-从所述第一字线开始并根据如下顺序进行对所述第二子组非易失性存储元件的 编程所述多个字线延伸到与用于对所述第一子组非易失性存储元件的至少一部分进 行编程的字线相邻的字线。6、 如权利要求1所述的方法，其进一步包括在所述对所述第二子组非易失性存储元件进行编程后，对所述组中的第三子组非 易失性存储元件进行编程；其中由介于所述第一子组与第二子组所述多个字线之间的字线来对所述第三子 组非易失性存储元件进行编程。7、 如权利要求1所述的方法，其进一步包括存储数据，所述数据基于确定在将以所述多个字线延伸的顺序对所述组中的所述 非易失性存储元件进行编程的情况下期望所述组中的哪些非易失性存储元件经历经界 定的失败位电平来识别所述第一子组的所述多个字线。8、 如权利要求l所述的方法，其中 将所述组非易失性存储元件布置成多个NAND串。9、 如权利要求l所述的方法，其中将所述第一字线布置在所述组的源极侧处，且将所述最后一个字线布置在所述组 的漏极侧处。10、 如权利要求1所述的方法，其进一步包括使用第一抑制模式抑制所述第一子组非易失性存储元件中的未选择非易失性存储元件以减少编程干扰；及使用不同于所述第一抑制模式的第二抑制模式抑制所述第二子组非易失性存储 元件中的未选择非易失性存储元件以减少编程干扰。11、 如权利要求10所述的方法，其中 所述第一抑制模式是自增压模式；及 所述第二抑制模式是已擦除区域自增压模式。12、 如权利要求ll所述的方法，其中以所述自增压模式向一个或一个以上未选择字线施加通过电压Vpass;及 以所述已擦除区域自增压模式，向选定字线的位线侧上和所述选定字线的共用侧 上的一个或一个以上未选择字线而不是与所述共用侧上的所述选定字线相邻的字线施 加通过电压Vpass，所述与所述共用侧上的所述选定字线相邻的字线接收稳态电压 Vss，以及向所述组正受抑制的非易失性存储元件中的位线施加抑制电压Vdd，其中所 述正受抑制的非易失性存储元件与正被编程的非易失性存储元件位于同一字线上。13、 如权利要求ll所述的方法，其进一步包括对正受抑制且与正被编程的非易失性存储元件位于同一字线上的非易失性存储 元件的沟道预充电，以便在使用所述自增压模式或所述已擦除区域自增压模式时所述 沟道以高于接地电位的电位开始。14、 如权利要求IO所述的方法，其中 所述第一抑制模式是自增压模式；及 所述第二抑制模式是经修订的已擦除区域自增压模式。15、 如权利要求14所述的方法，其中以所述自增压模式向一个或一个以上未选择字线施加通过电压Vpass;及以所述经修订的已擦除区域自增压模式向选定字线的位线侧上和所述选定字线 的共用侧上的一个或一个以上未选择字线而不是与所述共用侧上的所述选定字线相邻 的第一字线以及与所述共用侧上的所述第一字线相邻的第二字线施加通过电压Vpass，所述与所述共用侧上的所述选定字线相邻的第一字线接收电压Vdd且所述与 所述共用侧上的所述第一字线相邻的第二字线接收稳态电压Vss，以及向所述组正受 抑制的非易失性存储元件中的位线施加抑制电压Vdd，其中所述正受抑制的非易失性 存储元件与正被编程的非易失性存储元件位于同一字线上。16、 如权利要求14所述的方法，其进一步包括-对正受抑制且与正被编程的非易失性存储元件位于同一字线上的非易失性存储 元件的沟道预充电，以便在使用所述自增压模式或所述经修订的已擦除区域自增压模 式时所述沟道以高于接地电位的电位开始。17、 一种非易失性存储系统，其包括-第一及第二子组非易失性存储元件，其位于一组非易失性存储元件中； 多个字线，其以从第一字线到最后一个字线的顺序延...

【专利技术属性】
技术研发人员：万钧，杰弗里W卢策，
申请(专利权)人：桑迪士克股份有限公司，
类型：发明
国别省市：US[美国]