一种稳定带隙电压的方法技术

本发明专利技术公开一种稳定带隙电压的方法，其主要先提供一第一布局图案对应一第一电压，然后降低第一布局图案的临界线宽以产生一第二布局图案对应一第二电压，接着将第二电压及一目标电压进行比对，再输出第二布局图案至一光掩模，其中第一布局图案以及第二布局图案包含多晶硅电阻图案。晶硅电阻图案。晶硅电阻图案。

【技术实现步骤摘要】
一种稳定带隙电压的方法


[0001]本专利技术涉及一种稳定带隙参考电路的电压的方法。

技术介绍

[0002]在当前的电路设计领域中，带隙参考(Bandgap Reference)电路是常用的预定电压提供电路，其优点包含消耗功率低、输出电压稳定等。常见的带隙参考电路通过调配其内部的晶体管界面的跨压、及内部阻抗的跨电流，可使其提供的参考电压不易受温度改变的影响。因此，带隙参考电路可作为稳压电路的电压提供源。
[0003]一般而言，现行带隙参考电路的设计在技术参数分析方面主要具有三种验证参数，其包含电阻比对(resistor matching)、输入/输出元件比对(I/O device matching)以及双极性晶体管比对(BJT matching)等验证方式。然而在进行产品验证时时常发现带隙参考电路的电压只达到1.11伏特，比模型目标(model target)的1.2伏特少了90毫伏。虽然客户端的带隙电压电路设计采用新的设计，但由于其设计均完全遵照现行40纳米低功率制作工艺的标准且均通过上述三种验证参数的比对，因此如何在上述三种验证方式以外提供新的解决方案使带隙参考电路的电压达到模型目标即为现今一重要课题。

技术实现思路

[0004]本专利技术一实施例揭露一种稳定带隙电压的方法，其主要先提供第一布局图案对应一第一电压，然后降低第一布局图案的临界线宽以产生一第二布局图案对应一第二电压，接着将第二电压以及一目标电压进行比对，再输出该第二布局图案至一光掩模。
[0005]依据本专利技术一实施例，其中第一布局图案以及第二布局图案包含多晶硅电阻图案。
[0006]依据本专利技术一实施例，另包含降低第一布局图案宽度以产生第二布局图案。
[0007]依据本专利技术一实施例，另包含降低第一布局图案宽度以产生第二布局图案以及一第三布局图案。
[0008]依据本专利技术一实施例，另包含降低第一布局图案宽度介于2％至4％以产生第二布局图案。
[0009]依据本专利技术一实施例，另包含降低第一布局图案宽度介于4％至6％以产生第三布局图案。
[0010]依据本专利技术一实施例，其中第二布局图案对应第二电压且第三布局图案对应一第三电压。
[0011]依据本专利技术一实施例，另包含将第三电压以及该目标电压进行比对。
[0012]依据本专利技术一实施例，另包含降低第一布局图案宽度以产生第二布局图案、第三布局图案以及一第四布局图案。
[0013]依据本专利技术一实施例，另包含降低第一布局图案宽度介于6％至8％以产生该第四布局图案。
附图说明
[0014]图1为本专利技术一实施例稳定带隙电压的流程图；
[0015]图2为利用补偿(sizing)方式调整布局图案来稳定带隙电压的方式示意图。
[0016]主要元件符号说明
[0017]12:第一布局图案
[0018]14:多晶硅电阻图案
[0019]16:接触垫
[0020]18:第二布局图案
[0021]20:第三布局图案
[0022]22:第四布局图案
[0023]24:第五布局图案
[0024]26:第六布局图案
[0025]28:第七布局图案
[0026]30:第八布局图案
[0027]101～104:步骤
[0028]L1:第一长度
[0029]L2:第二长度
[0030]L3:第三长度
[0031]L4:第四长度
[0032]L5:第五长度
[0033]L6:第六长度
[0034]L7:第七长度
[0035]L8:第八长度
[0036]W1:第一宽度
[0037]W2:第二宽度
[0038]W3:第三宽度
[0039]W4:第四宽度
[0040]W5:第五宽度
[0041]W6:第六宽度
[0042]W7:第七宽度
[0043]W8:第八宽度
具体实施方式
[0044]请参照图1至图2，图1为本专利技术一实施例稳定带隙电压的流程图，图2则为利用补偿(sizing)方式调整布局图案来稳定带隙电压的方式示意图。如图1至图2所示，首先进行步骤101，根据集成电路的电路设计例如带隙参考电路的电路设计产生一光掩模设计数据或如图2的第一布局图案12，其中光掩模设计数据可有许多种格式，例如但不限定于结构化信息标准的格式(Organization for the Advancement of Structured Information Standards,OASIS)、绘图数据系统格式(Graphic Data System,GDS)与绘图数据系统格式
第二版(GDSII)。此外，该光掩模设计数据也可有多样化的记录形式，例如但不限定于文字档(WORD或TXT)、试算表(EXCEL)、可携性文件格式(portable document format,PDF)、电子邮件(Email)、传真(Fax)，甚至可为图片或影像格式。上述仅作为范例说明之用，并非用来作为本专利技术的限制条件。
[0045]在本实施例中，第一布局图案12较佳为一由原厂客户端所提供的预设布局图案，其较佳包含前述的GDS档案且较佳对应后续半导体制作工艺中的一多晶硅电阻图案。更具体而言，第一布局图案12包含约略矩形的多晶硅电阻图案14以及设于多晶硅电阻图案两侧的接触垫16，其中第一布局图案12或多晶硅电阻图案14包含一第一宽度W1以及一第一长度L1，且第一布局图案12经测量后较佳具有一第一电压。
[0046]然后进行步骤102，降低第一布局图案12的临界线宽以产生至少另一布局图案，例如第二布局图案18、第三布局图案20、第四布局图案22、第五布局图案24、第六布局图案26、第七布局图案28以及第八布局图案30。整体来看，本阶段较佳将上述原厂所提供的第一布局图案12进行一降低补偿(sizing down)步骤或更具体而言降低第一布局图案12的预设第一宽度W1以产生一个或一个以上布局图案如前述的第二布局图案18、第三布局图案20、第四布局图案22、第五布局图案24、第六布局图案26、第七布局图案28以及第八布局图案30，其中每个所产生的布局图案均包含多晶硅电阻图案14以及设于多晶硅电阻图案14两侧的接触垫16，且第二布局图案18至第八布局图案20中降低补偿的范围较依据制作工艺或产品需求逐步递减。
[0047]举例来说所产生的第二布局图案18包含前述的第一宽度W1、一缩减后的第二宽度W2以及一第二长度L2，其中产生第二布局图案18或更具体而言第二布局图案18的第二宽度W2的方式较佳包含降低第一布局图案的第一宽度W1的2％至4％，使第二布局图案18中接触垫16以外的多晶硅电阻图案14由原本第一宽度W1缩减至第二宽度W2。在本实施例中，第二布局图案18由原本第一宽度W1进行单侧缩减的距离较佳介于20纳米至30纳米或更佳约25纳米，或整体来看第二布局图案18的第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种稳定带隙电压的方法，其特征在于，包含：提供第一布局图案对应第一电压；降低该第一布局图案的临界线宽以产生第二布局图案对应第二电压；将该第二电压以及一目标电压进行比对；以及输出该第二布局图案至光掩模。2.如权利要求1所述的方法，其中该第一布局图案以及该第二布局图案包含多晶硅电阻图案。3.如权利要求1所述的方法，另包含降低该第一布局图案宽度以产生该第二布局图案。4.如权利要求3所述的方法，另包含降低该第一布局图案宽度以产生该第二布局图案以及第三布局图案。5.如权利要求4所述的方法，另包含降低该第一布局图...

【专利技术属性】
技术研发人员：庞微，封晶，蒋晓宏，戴锦华，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：