半导体结构及制造多个半导体结构的方法技术

本揭露提供一种半导体结构。该半导体结构包含一第一混合键合结构、一存储器结构及一控制电路结构。该第一混合键合结具有一第一表面以及一第二表面。该存储器结构接触该第一表面。该控制电路结构用于控制该存储器结构。该电路控制结构是接触该第二表面。本揭露亦提供一种系统级封装结构及一种制造多个半导体结构的方法。构的方法。构的方法。

【技术实现步骤摘要】
半导体结构及制造多个半导体结构的方法


[0001]本揭露是有关于一种半导体结构及制造多个半导体结构的方法，特别是所揭露的半导体结构具有透过晶圆堆叠技术而与逻辑结构整合为一的存储器结构。

技术介绍

[0002]奠基于高性能的前景，系统上晶片(system
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chip,SOC)的实现已被极大地推展；SOC作为一种将DRAM阵列嵌入逻辑元件的结构，被认为是针对高速传输大量数据的较佳解决方案。然而，DRAM和逻辑元件的合并需要减少两者制程的差异，举例而言，对于SOC，逻辑元件和所嵌入的DRAM的设计规则兼容性，即至关重要。
[0003]协调逻辑元件和所嵌入的DRAM的兼容性的过程主要取决于数种不同的方法。例如，将存储器电路整并入经高性能技术优化后的逻辑元件当中，或是将逻辑电路整并入经技术优化后的高密度低性能DRAM。任一种选择都具有优缺点，通常将DRAM和逻辑元件合并至同一晶片可产生巨大的优势，但这并不容易达成，而且整合的过程充满挑战性。也就是说，由于逻辑元件的制程和DRAM的制程在许多方面并不相容，因此针对这些半导体结构的整合，有必要提出新的方法来解决问题。

技术实现思路

[0004]本专利技术的一实施例是关于一种半导体结构，其包含：一第一混合键合结构，其具有一第一表面和一第二表面；一存储器结构，其接触该第一表面；及一控制电路结构，其用于控制该存储器结构，并接触该第二表面。
[0005]本专利技术的一实施例是关于一种系统级封装结构，其包含：一第一半导体结构，其具有一第一临界尺寸；一第二半导体结构，其与该第一半导体结构相堆叠，其具有一第二临界尺寸且经一混合键合界面而与该第一半导体结构相接触；及一基板，其经一第一导电凸块而电性连接于该第一半导体结构及该第二半导体结构；其中，该第一临界尺寸不同于该第二临界尺寸。
[0006]本专利技术的一实施例是关于一种制造多个半导体结构的方法，该方法包含：形成一第一混合键合层于具有多个第一存储器结构的一第一晶圆上；形成一第二混合键合层于具有多个控制电路结构的一第二晶圆上；经由一第一混合键合步骤而键合该第一晶圆及该第二晶圆，以连接该第一混合键合层及该第二混合键合层，因此取得一第一键合晶圆；及至少将该第一晶圆、该第二晶圆、该第一混合键合层及该第二混合键合层单体化而取得多个半导体结构。
附图说明
[0007]当结合附图阅读时，从以下详细描述最佳理解本揭露的态样。应注意，根据产业中的标准实践，各种结构未按比例绘制。事实上，为了清楚论述可任意增大或减小各种结构的尺寸。
[0008]图1A说明根据本揭露的半导体结构的一些实施例的剖视图。
[0009]图1B说明半导体结构或半导体晶圆的正面及背面的定义。
[0010]图2说明根据本揭露的半导体结构的一些实施例的剖视图。
[0011]图3说明根据本揭露的半导体结构的一些实施例的剖视图。
[0012]图4A至图4J说明根据本揭露的形成半导体结构的一些实施例的剖视图。
[0013]图5A至图5B说明根据本揭露的形成半导体结构的一些实施例的剖视图。
[0014]图6A至图6B说明根据本揭露的形成半导体结构的一些实施例的剖视图。
[0015]图7说明根据本揭露的半导体结构的一些实施例的剖视图。
[0016]图8说明根据本揭露的半导体结构的一些实施例的剖视图。
[0017]图9A至图9B说明根据本揭露的形成半导体结构的一些实施例的剖视图。
[0018]图10说明根据本揭露的半导体结构的一些实施例的剖视图。
[0019]图11A至图11B说明根据本揭露的形成半导体结构的一些实施例的剖视图。
[0020]图12说明根据本揭露的半导体结构的一些实施例的剖视图。
[0021]图13A至图13B说明根据本揭露的形成半导体结构的一些实施例的剖视图。
[0022]图14说明根据本揭露的半导体结构的一些实施例的剖视图。
[0023]图15A至图15C说明根据本揭露的形成半导体结构的一些实施例的剖视图。
具体实施方式
[0024]本申请案主张2020年5月7日申请的美国临时专利申请案第63/021,608号的优先权，该案的全部揭示内容以引用方式全部并入本文中。
[0025]以下揭露提供用于实施所提供的标的的不同构件的许多不同实施例或实例。下文描述元件及配置的特定实例以简化本揭露。当然，此等仅为实例且非旨在限制。举例而言，在以下描述中的一第一构件形成于一第二构件上方或上可包含其中该第一构件及该第二构件经形成为直接接触的实施例，且亦可包含其中额外构件可形成在该第一构件与该第二构件之间，使得该第一构件及该第二构件可不直接接触的实施例。另外，本揭露可在各个实例中重复元件符号及/或字母。此重复出于简化及清楚的目的且本身不指示所论述的各个实施例及/或组态之间的一关系。
[0026]此外，为便于描述，诸如「在
…
下面」、「在
…
下方」、「下」、「在
…
上方」、「上」、「在
…
上」及类似者的空间相对术语可在本文中用于描述一个元件或构件与另一(些)元件或构件的关系，如图中图解说明。空间相对术语意欲涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其他方式定向(旋转90度或按其他定向)且因此可同样解释本文中使用的空间相对描述词。
[0027]如本文中使用，诸如「第一」、「第二」及「第三」的术语描述各种元件、组件、区、层及/或区段，此等元件、组件、区、层及/或区段不应受此等术语限制。此等术语可仅用来区分一个元件、组件、区、层或区段与另一元件、组件、区、层或区段。除非由上下文清楚指示，否则诸如「第一」、「第二」及「第三」的术语当在本文中使用时并不暗示一序列或顺序。
[0028]举例来说，高频宽存储器(high bandwidth memory,HBM)是一种将存储器晶粒垂直堆叠于逻辑晶粒的CPU或GPU存储器系统。堆叠的存储器晶粒是以可区分层次的存储器塔的形式坐落于逻辑晶粒上，其中，每两个相邻的存储器晶粒是透过被封模材料侧向环绕的
微凸块所相连接。虽然这些HBM堆叠并非于物理上被整合至CPU或GPU当中，但他们已经相当靠近，且是透过中介板快速地与CPU或GPU连接，因此HBM的特性几乎与整合至晶片的存储器没有区别。
[0029]一般而言，在透过微凸块操作堆叠存储器晶粒之前，这些用于HBM结构中的存储器晶粒通常已经过切割测试，例如是透过一些标准电性测试操作而获得的已知良好晶粒(known good die,KGD)。接着这些KGD可被堆叠或封装以用于高端应用。每个存储器晶粒都经微凸块键合而形成存储器堆叠(当中可包含控制电路晶粒)，且该存储器晶粒是进一步以覆晶方式键合至硅中介板而形成晶圆上晶片(chip
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wafer,CoW)结构。不过，微凸本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其包含：一第一混合键合结构，其具有一第一表面和一第二表面；一存储器结构，其接触该第一表面；及一控制电路结构，其用于控制该存储器结构，并接触该第二表面。2.如权利要求1所述的半导体结构，其中该第二表面是较靠近于该控制电路结构的一后段制程结构，并较远离该控制结构的一前段制程结构。3.如权利要求1所述的半导体结构，其中该第二表面是较靠近于该控制电路结构的一前段制程结构，并较远离该控制结构的一后段制程结构。4.如权利要求1所述的半导体结构，其中该存储器结构包含垂直堆叠的多个存储器晶粒，且至少二存储器晶粒是经一第二混合键合结构而混合键合。5.如权利要求4所述的半导体结构，其中所述这些存储器晶粒的一顶部存储器晶粒的厚度，是大于设置于该顶部存储器晶粒及该控制电路结构之间的所述这些存储器晶粒其中的一者的厚度。6.如权利要求1所述的半导体结构，其中该存储器结构及该控制电路结构是经该第一混合键合结构而垂直键合，该存储器结构具有一第一侧表面，该第一混合键合结构具有一第二侧表面，且该控制电路结构具有一第三侧表面，且该第一侧表面、该第二侧表面及该第三侧表面是实质上于一剖视视角度形成一连续线。7.如权利要求6所述的半导体结构，其中该半导体结构进一步包含一第一穿透通孔，且该控制电路结构进一步包含一第二穿透通孔，且该第一混合键合结构包含：一第一混合键合部分，其具有多个第一导电通孔及一第一键合垫，其中该第一穿透通孔是耦接于所述这些第一导电通孔的多个第一端，且该第一键合垫是接触于所述这些第一导电通孔的多个第二端；及一第二混合键合部分，其具有多个第二导电通孔及一第二键合垫，其中该第二键合垫是接触于该第一键合垫，该第二穿透通孔是耦接于所述这些第二导电通孔的多个第一端，且该第二键合垫是接触于所述这些第二导电通孔的多个第二端。8.如权利要求7所述的半导体结构，其中该第一混合键合部分进一步包含一第三键合垫，且该第二混合键合部分进一步包含一第四键合垫接触于该第三键合垫，其中，该第三键合垫及该第四键合垫是电性断接于该存储器结构以及该控制电路结构。9.如权利要求7所述的半导体结构，其中该第二穿透通孔是一半穿透通孔，其一端接触于一后段制程金属线。10.一种系统级封装结构，其包含：一第一半导体结构，其具有一第一临界尺寸；一第二半导体结构，其与该第一半导体结构相堆叠，其具有一第二临界尺寸且经一混合键合界面而与该第一半导体结构相接触；及一基板，其经一第一导电凸块而电性连接于该第一半导体结构及该第二半导体结构；其中，该第一临界尺寸不同于该第二临界尺寸。11.如权利要求10所述的系统级封装结构，进一步包含：一第三半导体结构，其一第二导电凸块而电性连接于该第一半导体结构及该第二半导体结构，其中该第三半导体结构具有一第三临界尺寸小于该第一临界尺寸；及
一中介板，其支撑该第一半导体结构、该第二半导体结构及该第三半导体结构，并与该基板相连接。12.如权利要求10所述的系统级封装结构，进一步包含一第一键合垫位于该混合键合界面，其在该混合键合界面与一第二键合垫相接触，其中该第一键合垫是电...

【专利技术属性】
技术研发人员：陈文良，马林，
申请(专利权)人：爱普科技股份有限公司，
类型：发明
国别省市：