电阻式存储器装置制造方法及图纸

本发明专利技术实施方式提供一种电阻式存储器装置。电阻式存储器装置包括衬底、隔离结构、字线、源极线、位线及电阻式存储器。衬底包括主体区、第一掺杂区、第二掺杂区与第三掺杂区，第一掺杂区与第二掺杂区由主体区隔开。隔离结构配置于衬底中，且第二掺杂区与第三掺杂区由隔离结构隔开。字线配置于衬底上，第一掺杂区与第二掺杂区位于字线的相对两侧，且第一掺杂区与第三掺杂区位于字线的相对两侧。源极线配置于衬底上且与第一掺杂区电性连接。位线配置于衬底上。电阻式存储器配置于衬底上，且第三掺杂区经由电阻式存储器电性连接于位线。所述电阻式存储器装置可在具有一个单一的晶体管同时连接多个存储器的结构的情况下，避免产生潜泄漏电流。漏电流。漏电流。

【技术实现步骤摘要】
电阻式存储器装置


[0001]本专利技术涉及一种存储器装置，尤其涉及一种电阻式存储器装置。

技术介绍

[0002]为了在相同面积下达到高存储容量，目前发展出一个单一的晶体管同时连接多个存储器的结构(即1TnR结构，n为大于1的整数)。对于高密度的电阻式随机存取存储器来说，会遇到潜泄漏电流(sneak current)的问题，其会使得相邻的存储器在操作过程中对彼此造成影响，导致可靠度下降。

技术实现思路

[0003]本专利技术提供一种电阻式存储器装置，其可在具有一个单一的晶体管同时连接多个存储器的结构(即1TnR结构，n为大于1的整数)的情况下，避免产生潜泄漏电流(sneak current)。
[0004]本专利技术的电阻式存储器装置包括衬底、隔离结构、字线、源极线、第一位线及第一电阻式存储器。衬底包括主体区、第一掺杂区、第二掺杂区与第三掺杂区，其中第一掺杂区与第二掺杂区由主体区隔开。隔离结构配置于衬底中，其中第二掺杂区与第三掺杂区由隔离结构隔开。字线配置于衬底上，其中第一掺杂区与第二掺杂区位于字线的相对两侧，且第一掺杂区与第三掺杂区位于字线的相对两侧。源极线配置于衬底上，且与第一掺杂区电性连接。第一位线配置于衬底上。第一电阻式存储器配置于衬底上，其中在衬底的厚度方向上，第一电阻式存储器位于衬底与第一位线之间，且第三掺杂区经由第一电阻式存储器电性连接于第一位线。
[0005]基于上述，在本专利技术的电阻式存储器装置中，衬底中的位于字线的相对两侧的第一掺杂区与第二掺杂区由衬底的主体区隔开，衬底中的第二掺杂区与第三掺杂区由隔离结构隔开，源极线电性连接于第一掺杂区，且第三掺杂区经由电阻式存储器电性连接于位线，藉此在电阻式存储器装置的操作过程中，设置于第二掺杂区与第三掺杂区之间的隔离结构可作为控制电阻式存储器与晶体管导通或断开的开关。如此一来，在电阻式存储器装置的操作过程中，潜泄漏电流(sneak current)的传递路径被切断，藉此可准确读取经选择的电阻式存储器的电流并判读状态。
[0006]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0007]图1是依照本专利技术的一实施方式的电阻式存储器装置的上视示意图；
[0008]图2是沿图1的剖线I-I
’
的剖面示意图；
[0009]图3是沿图1的剖线II-II
’
的剖面示意图；
[0010]图4是沿图1的剖线III-III
’
的剖面示意图；
[0011]图5是对图1的电阻式存储器装置中的部分存储器执行电压施加操作时的状态剖面示意图；
[0012]图6是依照本专利技术的另一实施方式的电阻式存储器装置的上视示意图；
[0013]图7是依照本专利技术的另一实施方式的电阻式存储器装置的上视示意图；
[0014]图8是依照本专利技术的另一实施方式的电阻式存储器装置的上视示意图。
[0015]附图标记说明
[0016]10、20、30、40：电阻式存储器装置
[0017]100：衬底
[0018]110：隔离结构
[0019]A：箭头
[0020]B：主体区
[0021]BL1、BL2、BLn：位线
[0022]C1、C2、C3、C4、C5：接触结构
[0023]d1、d2、d6：最短距离
[0024]d3、d4、d5、d7：长度
[0025]E1：下电极
[0026]E2：上电极
[0027]F：空乏区
[0028]MC：存储单元
[0029]R1、R2、Rn：电阻式存储器
[0030]RV：可变电阻层
[0031]SL：源极线
[0032]SP：间隙壁
[0033]t1：厚度
[0034]T：晶体管
[0035]TD1、TD2、RD1、RD2、RD
n
：掺杂区
[0036]WL：字线
具体实施方式
[0037]图1是依照本专利技术的一实施方式的电阻式存储器装置的上视示意图。图2是沿图1的剖线I-I
’
的剖面示意图。图3是沿图1的剖线II-II
’
的剖面示意图。图4是沿图1的剖线III-III
’
的剖面示意图。图5是对图1的电阻式存储器装置中的部分存储器执行电压施加操作时的状态剖面示意图。在此须说明的是，图5的剖面位置可参照图1中的剖线I-I
’
的位置。
[0038]请参照图1至图4，电阻式存储器装置10包括衬底100、隔离结构110、至少一字线WL、至少一源极线SL、位线BL1、位线BL2、电阻式存储器R1及电阻式存储器R2。在本实施方式中，电阻式存储器装置10可还包括至少一接触结构C1、至少一接触结构C2、至少一接触结构C3、至少一接触结构C4以及至少一接触结构C5。
[0039]在本实施方式中，衬底100可包括主体区B、至少一掺杂区TD1、至少一掺杂区TD2、至少一掺杂区RD1及至少一掺杂区RD2，其中至少一掺杂区TD1、至少一掺杂区TD2、至少一掺杂
区RD1及至少一掺杂区RD2配置于主体区B上。
[0040]在本实施方式中，掺杂区TD1的导电型与主体区B的导电型不同，且掺杂区TD1、掺杂区TD2、掺杂区RD1与掺杂区RD2的导电彼此相同。举例而言，在一实施方式中，主体区B可为P型掺杂井(P-well)，掺杂区TD1、掺杂区TD2、掺杂区RD1与掺杂区RD2可为N型掺杂区(即N+区域)。在本实施方式中，掺杂区TD1、掺杂区TD2、掺杂区RD1及掺杂区RD2彼此分离设置。详细而言，如图3所示，在第二方向X上，掺杂区TD1与掺杂区TD2由主体区B隔开。另外，如图1及图2所示，掺杂区RD1、掺杂区TD2及掺杂区RD2沿第一方向Y依序排列设置且彼此分离。换言之，在本实施方式中，在第一方向Y上，掺杂区TD2是位于掺杂区RD1与掺杂区RD2之间。在本实施方式中，第二方向X相交于第一方向Y。举例而言，第二方向X可实质上正交于第一方向Y。
[0041]在本实施方式中，隔离结构110配置于衬底100中。在本实施方式中，隔离结构110例如是浅沟渠隔离(shallow trench isolation，STI)结构。在本实施方式中，隔离结构110的材料例如是氧化硅。在本实施方式中，如图2至图4所示，隔离结构110的顶表面高过于衬底100的顶表面。在其他实施方式中，隔离结构110的顶表面可与衬底100的顶表面实质上共平面。在本实施方式中，如图1和图2所示，掺杂区TD2与掺杂区RD1由隔离结构110隔开，以及掺杂区TD2与掺杂区RD2由隔离结构110隔开。在本实施方式中，如图1和图4所示，两个掺杂区RD1由隔离结构110隔开，以及两个掺杂区RD2由隔离结构110隔开。在本实施方式中，如图1所示，隔离结构110环绕且覆盖掺杂区RD1的侧壁，以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电阻式存储器装置，其特征在于，所述电阻式存储器装置包括：衬底，包括主体区、第一掺杂区、第二掺杂区与第三掺杂区，其中所述第一掺杂区与所述第二掺杂区由所述主体区隔开；隔离结构，配置于所述衬底中，其中所述第二掺杂区与所述第三掺杂区由所述隔离结构隔开；字线，配置于所述衬底上，其中所述第一掺杂区与所述第二掺杂区位于所述字线的相对两侧，且所述第一掺杂区与所述第三掺杂区位于所述字线的所述相对两侧；源极线，配置于所述衬底上，且与所述第一掺杂区电性连接；第一位线，配置于所述衬底上；以及第一电阻式存储器，配置于所述衬底上，其中在所述衬底的厚度方向上，所述第一电阻式存储器位于所述衬底与所述第一位线之间，且所述第三掺杂区经由所述第一电阻式存储器电性连接于所述第一位线。2.根据权利要求1所述的电阻式存储器装置，其中所述衬底还包括第四掺杂区，其中所述第二掺杂区与所述第四掺杂区由所述隔离结构隔开，且所述第一掺杂区与所述第四掺杂区位于所述字线的所述相对两侧。3.根据权利要求2所述的电阻式存储器装置，还包括：第二位线，配置于所述衬底上；以及第二电阻式存储器，配置于所述衬底上，其中在所述衬底的所述厚度方向上，所述第二电阻式存储器位于所述衬底与所述第二位线之间，且所述第四掺杂区经由所述第二电阻式存储器电性连接于所述第二位线。4.根据权利要求3所述的电阻式存储器装置，其中所述字线沿第一方向延伸，所述源极线、所述第一位线与所述第二位线沿第二方向延伸，所述第一方向相交于所述第二方向，且所述衬底的所述厚度方向相交于所述第...

【专利技术属性】
技术研发人员：吴长轩，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：