半导体结构及其制造方法技术

本公开提供的半导体结构及其制造方法，通过在不同尺寸衬垫上设置相同尺寸的键合衬垫后再进行CMP(Chemical Mechanical Polishing，化学机械研磨)制程，键合衬垫的尺寸可以小于不同尺寸衬垫中较大衬垫的尺寸，即可以有效控制CMP制程中键合界面凹陷的深度/程度，以尽量避免出现电性失效现象。以尽量避免出现电性失效现象。以尽量避免出现电性失效现象。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本公开涉及半导体
，具体涉及半导体结构及其制造方法。

技术介绍

[0002]键合技术是三维集成技术的重要基础，例如混合键合(Hybrid bond)可以在实现晶圆键合的同时，完成晶圆间的电学连接，减少键合后的电学连接工艺，键合效率高，并且可以满足高密度I/O(Input/Output，输入/输出)、高电性、混合匹配不同尺寸的需求。在实际设计半导体结构时，用来作为讯号传输以小尺寸I/O衬垫为主，但电源(Power)及接地(Ground)依然需要大尺寸I/O衬垫，因此键合界面会包含不同尺寸I/O衬垫，在此条件下，为了键合界面表面平坦化的CMP制程中，大尺寸I/O衬垫表面具有较大深度的凹陷(Cu dish)，小尺寸I/O衬垫表面具有较小深度的凹陷，键合界面有不同程度的凹陷会影响键合接合电性，并且大尺寸I/O衬垫的对接触面积变小，可能会产生电性失效等问题。

技术实现思路

[0003]本公开提供了半导体结构及其制造方法。
[0004]第一方面，本公开提供了一种半导体结构，该半导体结构包括：
[0005]第一半导体结构，包括至少一个第一衬垫；
[0006]第二半导体结构，所述第一半导体结构设于所述第二半导体结构上，所述第二半导体结构包括至少一个第二衬垫和至少一个尺寸相同的键合衬垫，所述键合衬垫设于所述第一衬垫和所述第二衬垫之间，所述键合衬垫与所述第二衬垫电连接，所述键合衬垫键合至所述第一衬垫，所述第二衬垫包括第一尺寸衬垫和第二尺寸衬垫，所述第一尺寸小于所述第二尺寸。
[0007]在一些可选的实施方式中，所述第二半导体结构还包括：
[0008]键合介电层，所述键合介电层的上表面与所述键合衬垫的上表面共面。
[0009]在一些可选的实施方式中，所述键合衬垫与所述第一衬垫之间设有一空间，所述空间的宽度小于所述键合衬垫的宽度。
[0010]在一些可选的实施方式中，所述键合衬垫的侧表面和底面设有第一种子层。
[0011]第二方面，本公开提供了一种半导体结构，该半导体结构包括：
[0012]第一半导体结构，包括至少一个第一衬垫；
[0013]第二半导体结构，所述第一半导体结构设于所述第二半导体结构上，所述第二半导体结构包括至少一个第二衬垫和至少一个键合衬垫，所述键合衬垫设于所述第一衬垫和所述第二衬垫之间，所述键合衬垫与所述第二衬垫电连接，所述键合衬垫键合至所述第一衬垫；
[0014]导通孔，延伸于所述第一半导体结构至所述第一衬垫，所述导通孔包覆所述第二衬垫和所述键合衬垫。
[0015]在一些可选的实施方式中，所述第二半导体结构还包括：
[0016]键合介电层，所述键合介电层的上表面与所述键合衬垫的上表面共面。
[0017]在一些可选的实施方式中，所述键合衬垫的侧表面和底面设有第一种子层。
[0018]在一些可选的实施方式中，所述导通孔的侧表面和底面设有第二种子层。
[0019]在一些可选的实施方式中，所述键合衬垫与所述第一衬垫之间设有一空间，所述空间的宽度小于所述键合衬垫的宽度。
[0020]第三方面，本公开提供了一种半导体结构的制造方法，该方法包括：提供具有至少一个第二衬垫的第二电子元件，所述第二衬垫包括第一尺寸衬垫和第二尺寸衬垫，所述第一尺寸与所述第二尺寸不同；
[0021]在所述第一电子元件上形成至少一个尺寸相同的键合衬垫，并将所述键合衬垫与所述第二衬垫电连接，对所述键合衬垫的表面进行化学机械抛光，得到第二半导体结构；
[0022]提供具有至少一个第一衬垫的第一半导体结构；
[0023]将所述第一半导体结构设于所述第二半导体结构上，将所述键合衬垫键合至所述第一衬垫。
[0024]第四方面，本公开提供了一种半导体结构的制造方法，该方法包括：
[0025]提供具有至少一个第二衬垫的第二电子元件，所述第二衬垫包括第一尺寸衬垫和第二尺寸衬垫，所述第一尺寸小于所述第二尺寸；
[0026]在所述第一电子元件上形成至少一个尺寸相同的键合衬垫，并将所述键合衬垫与所述第二衬垫电连接，对所述键合衬垫的表面进行化学机械抛光，得到第二半导体结构；
[0027]提供具有至少一个第一衬垫的第一半导体结构；
[0028]将所述第一半导体结构设于所述第二半导体结构上，将所述键合衬垫键合至所述第一衬垫；
[0029]制作延伸于所述第一半导体结构至所述第一衬垫的导通孔，所述导通孔的尺寸大于所述第一尺寸衬垫的尺寸。
[0030]为了解决在表面平坦化的CMP制程中不同尺寸I/O衬垫产生不同深度的凹陷表面，键合界面有不同程度的凹陷会影响键合接合电性，大尺寸I/O衬垫的对接触面积变小，可能会产生电性失效的技术问题，本公开提供的半导体结构及其制造方法，通过在不同尺寸衬垫上设置相同尺寸的键合衬垫后再进行CMP制程，键合衬垫的尺寸可以小于不同尺寸衬垫中较大衬垫的尺寸，即可以有效控制CMP制程中键合界面凹陷的深度/程度，以尽量避免出现电性失效现象。
附图说明
[0031]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
[0032]图1是根据本公开的半导体结构的一个实施例的结构示意图；
[0033]图2是根据本公开的半导体结构的又一个实施例的结构示意图；
[0034]图3A至图3E是根据本公开的半导体结构的第一制造过程中的结构示意图；
[0035]图4A至图4C是根据本公开的半导体结构的第二制造过程中的结构示意图。
[0036]符号说明：
[0037]1‑
第一半导体结构，11
‑
第一衬垫，12
‑
第一介电层，13
‑
第一电子元件，2
‑
第二半导
体结构，21
‑
键合衬垫，22
‑
第二衬垫，221
‑
第一尺寸衬垫，222
‑
第二尺寸衬垫，23
‑
键合介电层，24
‑
空间，25
‑
第一种子层，26
‑
第二介电层，27
‑
第二电子元件，3
‑
导通孔，31
‑
导通孔开孔，4
‑
第二种子层，5
‑
外部电连接件，51
‑
导电衬垫，6
‑
光阻层。
具体实施方式
[0038]下面结合附图和实施例对说明本公开的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本公开所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关专利技术，而非对该专利技术的限定。另外，为了便于描述，附图中仅示出了与有关专利技术相关的部分。
[0039]需要说明的是，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：第一半导体结构，包括至少一个第一衬垫；第二半导体结构，所述第一半导体结构设于所述第二半导体结构上，所述第二半导体结构包括至少一个第二衬垫和至少一个尺寸相同的键合衬垫，所述键合衬垫设于所述第一衬垫和所述第二衬垫之间，所述键合衬垫与所述第二衬垫电连接，所述键合衬垫键合至所述第一衬垫，所述第二衬垫包括第一尺寸衬垫和第二尺寸衬垫，所述第一尺寸小于所述第二尺寸。2.根据权利要求1所述的半导体结构，其中，所述第二半导体结构还包括：键合介电层，所述键合介电层的上表面与所述键合衬垫的上表面共面。3.根据权利要求1所述的半导体结构，其中，所述键合衬垫与所述第一衬垫之间设有一空间，所述空间的宽度小于所述键合衬垫的宽度。4.根据权利要求1所述的半导体结构，其中，所述键合衬垫的侧表面和底面设有第一种子层。5.一种半导体结构，包括：第一半导体结构，包括至少一个第一衬垫；第二半导体结构，所述第一半导体结构设于所述第二半导体结构上，所述第二半导体结构包括至少一个第二衬垫和至少一个键合衬垫，所述键合衬垫设于所述第一衬垫和所述第二衬垫之间，所述键合衬垫与所述第二衬垫电连接，所述键合衬垫键合至所述第一衬垫；导通孔，延伸于所述第一半导体结构至所述第一衬垫，所述导通孔包覆所述第二衬垫和所述键合衬垫。6.根据权利要求5所述的半导体结构，其中，所述第二半导体结构还包括：键合介电层，所述键合介电层的...

【专利技术属性】
技术研发人员：涂顺财，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：