半导体结构及其形成方法技术

一种半导体结构包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在衬底的前侧上的SRAM位单元，其中，每个SRAM位单元包括交叉耦合在一起的两个反相器以及耦合至这两个反相器的第一传输门和第二传输门；第一位线，设置在衬底的前侧上并连接至第一传输门；以及第二位线，设置在衬底的背侧上并连接至第二传输门。本申请的实施例提供了半导体结构及其形成方法。导体结构及其形成方法。导体结构及其形成方法。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本申请的实施例涉及半导体结构及其形成方法。

技术介绍

[0002]集成电路包括具有相应功能的各种电路，诸如具有多个存储器位单元以保持信息的存储器电路。存储器电路包括非易失性器件或易失性器件。例如，易失性器件包括静态随机存取存储器(SRAM)器件。通常需要具有鳍型有源区域的三维晶体管以增强器件性能。在鳍型有源区域上形成的那些三维场效应晶体管(FET)也称为FinFET。其他三维场效应晶体管包括全环栅FET。这些FET需要窄鳍宽度以用于短沟道控制，与平面FET相比，其获得更小的源极/漏极区域。这将减少对准裕度，并引起进一步缩小器件间距和增加封装密度的问题。此外，当金属互连件不断缩小尺寸以减小特征尺寸来提高电路布线密度时，现有的互连结构方案在更紧密间距的金属层中面临各种问题。例如，由于金属线或塞出于可靠性考虑而需要扩散阻挡金属层而存在金属填充问题，并且阻挡层进一步减小金属线和金属塞的尺寸。这些阻挡金属层将影响沟槽填充能力，因此导致金属电阻劣化甚至更糟，诸如通孔开口或电迁移(EM)问题。缩小器件尺寸的其他问题包括增加的布线电阻、增加的寄生电容、短路、泄漏、对准裕度、布局灵活性和封装密度。因此，需要一种用于SRAM结构的结构和方法及其制造方法，以增强的电路性能和可靠性以及增加的封装密度来解决这些问题。

技术实现思路

[0003]本申请的实施例提供了一种半导体结构，包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在所述衬底的前侧上的SRAM位单元，其中，所述SRAM位单元的第一单元包括交叉耦合在一起的两个反相器以及耦合至所述两个反相器的第一传输门和第二传输门；第一位线，设置在所述衬底的前侧上并连接至所述第一传输门；以及第二位线，设置在所述衬底的背侧上并连接至所述第二传输门。
[0004]本申请的实施例提供了一种半导体结构，包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在所述衬底的前侧上的SRAM位单元，其中，所述SRAM位单元的每一个均包括交叉耦合在一起的两个反相器以及耦合至所述两个反相器的第一传输门和第二传输门；所述SRAM位单元的第一单元，包括设置在所述衬底的前侧上并连接至所述第一传输门的位线和设置在所述衬底的背侧上并连接至所述第二传输门的互补位线；以及所述SRAM位单元的第二单元，包括设置在所述衬底的背侧上并连接至所述第二单元的第一传输门的位线和设置在所述衬底的前侧上并连接至所述第二单元的第二传输门的互补位线。
[0005]本申请的实施例提供了一种方法，包括：接收具有多个静态随机存取存储器(SRAM)单元的集成电路(IC)布局；识别所述SRAM单元中的电源线和信号线的接触部件；将所述接触部件分类为第一组和第二组；以及修改所述IC布局，使得第一组接触部件配置在衬底的前侧上，第二组接触部件以非对称结构配置在所述衬底的背侧上。在一些实施例中，
还包括：根据修改的IC布局来制造IC结构。
[0006]本申请的实施例提供了具有非对称互连的SRAM结构。
附图说明
[0007]当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。在附图中提供了各种图形和相关文本。具体而言，
[0008]图1是在一些实施例中根据本公开的各个方面构造的具有静态随机存取存储器(SRAM)器件的集成电路的俯视图。
[0009]图2是根据一些实施例的图1的集成电路中的SRAM位单元的示意图。
[0010]图3是根据一些实施例的图1的集成电路中的SRAM位单元的俯视图。
[0011]图4A是根据一些实施例的图3的SRAM位单元沿虚线AA'的部分截面图。
[0012]图4B是根据一些实施例的图4A的SRAM位单元的立体图。
[0013]图5是根据一些实施例的图1的集成电路中的SRAM位单元的俯视图。
[0014]图6是根据一些实施例的图1的集成电路中的SRAM位单元的截面图。
[0015]图7是根据一些实施例构造的具有互连结构的图3的SRAM位单元的俯视图。
[0016]图8A、图8B和图8C是根据一些实施例的沿虚线AA'、BB'和CC'的图7的SRAM位单元的截面图。
[0017]图9A是根据一些实施例构造的具有两个相邻SRAM位单元的集成电路结构的俯视图。
[0018]图9B是根据一些实施例构造的沿虚线AA'的图9A的集成电路结构的截面图。
[0019]图9C和图9D是示出根据一些实施例构造的图9A和图9B的集成电路结构的特点的示图。
[0020]图10A是根据一些实施例构造的集成电路结构的截面图。
[0021]图10B是根据一些实施例构造的集成电路结构的截面图。
[0022]图11A是根据一些实施例构造的具有两个相邻SRAM位单元的集成电路结构的俯视图。
[0023]图11B是根据一些实施例构造的沿虚线AA'的图11A的集成电路结构的截面图。
[0024]图12A是根据一些实施例构造的具有两个相邻SRAM位单元的集成电路结构的俯视图。
[0025]图12B是根据一些实施例构造的沿虚线AA'的图12A的集成电路结构的截面图。
[0026]图13A是根据一些实施例构造的具有两个相邻SRAM位单元的集成电路结构的俯视图。
[0027]图13B是根据一些实施例构造的沿虚线AA'的图13A的集成电路结构的截面图。
[0028]图14是根据一些实施例构造的生成具有多个SRAM单元的集成电路的非对称布局的方法的流程图。
具体实施方式
[0029]以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。
以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0030]此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。更进一步，当用“约”、“近似”等描述数值或数值的范围时，该词语旨在涵盖在包括所描述的数值的+/
‑
10％内的竖直，除非另有说明。例如本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在所述衬底的前侧上的SRAM位单元，其中，所述SRAM位单元的第一单元包括交叉耦合在一起的两个反相器以及耦合至所述两个反相器的第一传输门和第二传输门；第一位线，设置在所述衬底的前侧上并连接至所述第一传输门；以及第二位线，设置在所述衬底的背侧上并连接至所述第二传输门。2.根据权利要求1所述的半导体结构，还包括：第一电源线，设置在所述衬底的前侧上并连接至所述两个反相器的第一类型场效应晶体管(FET)；和第二电源线，设置在所述衬底的背侧上并连接至所述两个反相器的第二类型FET。3.根据权利要求2所述的半导体结构，其中所述第一电源线为高压电源线Vdd，所述第一类型FET为p型FET(pFET)；并且所述第二电源线为低压电源线Vss，所述第二类型FET为n型FET(nFET)。4.根据权利要求3所述的半导体结构，其中第三电源线设置在所述衬底的前侧上并连接至所述两个反相器的另一nFET；并且所述第三电源线为低压电源线Vss。5.根据权利要求3所述的半导体结构，其中所述SRAM位单元的第二单元与所述SRAM位单元的第一单元相邻；所述SRAM位单元的第二单元的第一位线设置在所述衬底的背侧上并连接至所述SRAM位单元的第二单元的第二传输门；并且所述SRAM位单元的第二单元的第二位线设置在所述衬底的前侧上并连接至所述SRAM位单元的第二单元的第一传输门。6.根据权利要求2所述的半导体结构，还包括前侧接触部件，位于所述第一传输门的源极/漏极部件的顶面上；和背侧接触部件，位于所述第二传输门的源极/漏...

【专利技术属性】
技术研发人员：邱奕勋，黄家恩，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：