具有高速缓存模式的DRAM部件的系统应用技术方案

公开了一种存储器系统，该存储器系统具有存储器控制器并且可以具有存储器部件。存储器部件可以是动态随机存取存储器(DRAM)。存储器控制器可连接到存储器部件。存储器部件具有至少一个数据行和至少一个标签行，该至少一个标签行与该至少一个数据行不同并且与该至少一个数据行相关联。存储器系统用于实现具有多个通路来保持数据组的高速缓存。存储器控制器可在多个操作模式中的每个操作模式下操作。这些操作模式包括第一操作模式和第二操作模式。第一操作模式和第二操作模式具有用于访问数据组的不同寻址和时序。存储器控制器具有发送高速缓存读取命令的高速缓存读取逻辑、从存储器部件接收响应的高速缓存结果逻辑、以及高速缓存提取逻辑。存提取逻辑。存提取逻辑。

【技术实现步骤摘要】
【国外来华专利技术】具有高速缓存模式的DRAM部件的系统应用
[0001]相关申请的引用
[0002]本申请与于2019年3月18日提交的题为“SYSTEM APPLICATION OF DRAM COMPONENT WITH CACHE MODE”的美国临时专利申请号62/820,144相关，并且要求其权益，其全部内容在此通过引用并入本文。

技术介绍

[0003]动态随机存取存储器(DRAM)作为系统存储器广泛用于多种计算机和计算设备。现在DRAM的扩展正在放缓，成本降低的存储级存储器(SCM)和DRAM将有助于继续增大存储器系统容量。由于与DRAM相比较，SCM的延迟更长且耐用性有限，所以将SCM与DRAM高速缓存相结合的混合存储器系统可能会很有用。
附图说明
[0004]根据下文所给出的具体实施方式以及根据本公开的各种实施例的附图，对本公开进行更全面的理解。
[0005]图1A图示了具有可以作为多通路集合关联高速缓存操作的数据行和标签行或具有多通路集合关联高速缓存的DRAM的实施例。
[0006]图1B图示了适合于图1A中的DRAM实施例的版本的单独标签mat中的标签。
[0007]图2A图示了具有跨多个存储体(bank)分布的集合的缓存数据的DRAM的另一实施例。
[0008]图2B图示了适合于图2A中的DRAM实施例的版本的数据行和标签行。
[0009]图2C图示了适合于图2A中的DRAM实施例的版本的分布式标签。
[0010]图3A图示了在一个实施例中用于高速缓存命中和对已经缓存在多通路集合关联高速缓存的通路中的集合中的数据的访问的电路系统和寻址。
[0011]图3B图示了在列解码中使用来自标签数据的集合位来访问由匹配标签指向的缓存数据。
[0012]图3C图示了根据一个实施例的用于访问缓存在多通路集合关联高速缓存DRAM中的SCM的数据的SCM和DRAM中的地址空间。
[0013]图4A是图示了在一个实施例中对数据的正常访问和对缓存数据的修改访问的读取时序细节。
[0014]图4B图示了使用图4A所示的读取时序从多通路集合关联高速缓存DRAM的存储体中的一个存储体读取缓存数据，同时从其他存储体并行读取更多缓存数据。
[0015]图5A是图示了在一个实施例中对数据的正常访问和对缓存数据的修改访问的写入时序细节。
[0016]图5B图示了使用图5A所示的写入时序将高速缓存数据写入多通路集合关联高速缓存DRAM的存储体中的一个存储体，同时将更多高速缓存数据并行写入其他存储体。
[0017]图6图示了可以用于DRAM的实施例的mat中的DRAM单元和感测放大器。
[0018]图7图示了用于选择标准DRAM模式或具有位长可调的标签和比较器的多通路集合关联高速缓存模式的模式寄存器。
[0019]图8A是可以通过本文中所描述的各种实施例来实践的多通路集合关联DRAM高速缓存的操作方法的流程图。
[0020]图8B是可以通过本文中所描述的各种实施例来实践的选择操作模式的流程图。
[0021]图9描绘了多通路集合关联DRAM高速缓存的实施例。
[0022]图10描绘了多通路集合关联DRAM高速缓存的另一实施例。
[0023]图11描绘了根据本实施例的DRAM以及可以将DRAM作为多通路集合关联DRAM高速缓存来操作的存储器控制器。
[0024]图12描绘了根据本实施例的使用具有高速缓存模式的DRAM的控制器。
[0025]图13A描绘了其中数据通路被保持在多个设备的多个存储体内并且标签访问/数据访问重叠的系统配置示例X
‑
A。
[0026]图13B描绘了其中数据通路被保持在单个设备的多个存储体内并且标签访问/数据访问重叠的系统配置示例Y
‑
A。
[0027]图13C描绘了其中数据通路被保持在单个存储体内并且标签访问/数据访问重叠的系统配置示例Z
‑
A。
[0028]图13D描绘了其中数据通路被保持在单个存储体内并且标签访问/数据访问非重叠的系统配置示例Z
‑
B。
[0029]图14A描绘了用于如图13A所示的系统配置示例X
‑
A的图12的控制器中的地址字段操纵。
[0030]图14B描绘了用于如图13B所示的系统配置示例Y
‑
A的图12的控制器中的地址字段操纵。
[0031]图14C描绘了用于如图13C所示的系统配置示例Z
‑
A的图12的控制器中的地址字段操纵。
[0032]图14D描绘了用于如图13D所示的系统配置示例Z
‑
B的图12的控制器中的地址字段操纵。
[0033]图15A描绘了用于如图13D所示的系统配置示例Z
‑
B的命令格式。
[0034]图15B描绘了用于如图13C、图13B和图13A所示的系统配置示例Z
‑
A、Y
‑
A和X
‑
A的命令格式。
[0035]图15C描绘了如图13D、图13C、图13B和图13A所示的系统配置示例Z
‑
B、Z
‑
A、Y
‑
A和X
‑
A的命令格式。
[0036]图16描绘了在具有高速缓存模式的DRAM中具有提取和逐出的高速缓存未命中的读取时序细节。
[0037]图17是具有高速缓存模式的DRAM的64字节读取、正常(直接)访问和修改(缓存)访问的读取时序细节。
[0038]图18是描绘了经历高速缓存未命中的DRAM高速缓存的控制器排序的流程图。
[0039]图19是描绘了执行图18的动作的使用具有高速缓存模式的DRAM的控制器的系统动作图
.
[0040]图20描绘了逐出决策过程的触摸标志增强。
[0041]图21A描绘了根据本实施例的跨存储体/通道/设备分布的4kB高速缓存线。
[0042]图21B描绘了根据本实施例的位于相同DRAM行中的16个集合(通路)的4kB高速缓存线标签和数据。
具体实施方式
[0043]在以下描述中，使用本领域技术人员常用的术语对说明性实施例的各个方面进行描述，以将他们的工作的实质传达给本领域的其他技术人员。出于解释的目的，对特定数目、材料和配置进行陈述以提供对说明性实施例的透彻理解。然而，对于本领域技术人员而言，显而易见的是，本公开可以仅在所描述的方面中的一些方面或在没有具体细节的情况下实践。在其他实例中，省略或简化了众所周知的特征，以免混淆说明性实施例。
[0044]本文中所描述的DRAM架构和控制器修改使得能够在DRAM上进行标签存储和比较以及对缓存数据的访问。在一些版本中，DRAM可操作为多通路集合关联高速缓存，还可操作为标准DRAM，例如，如果不是具有存储级存储器或其本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储器控制器，包括：高速缓存读取逻辑，跨第一存储器总线向第一存储器部件发送高速缓存读取命令，所述高速缓存读取命令包括：命令操作码、存储与数据相关联的标签字段的行的行地址、以及标签比较字段；高速缓存结果逻辑，跨所述第一存储器总线接收来自所述第一存储器部件的响应，所述响应具有所述数据，或具有由于比较所述标签比较字段与存储在所述第一存储器部件的所述行中的所述标签字段而产生的未命中的指示；以及高速缓存提取逻辑，响应于所述未命中的所述指示，跨第二存储器总线向第二存储器部件发送高速缓存提取命令，所述高速缓存提取命令使得所述第二存储器部件向所述存储器控制器发送与存储在所述第一存储器部件的所述行中的所述标签字段相关联的所述数据。2.根据权利要求1所述的存储器控制器，其中所述高速缓存提取逻辑将响应于所述高速缓存提取命令而从所述第二存储器部件接收的所述数据写入到所述第一存储器部件中。3.根据权利要求1所述的存储器控制器，其中所述高速缓存读取逻辑重试到所述第一存储器部件的所述高速缓存读取命令。4.根据权利要求1所述的存储器控制器，其中：所述第一存储器部件包括动态随机存取存储器(DRAM)，所述动态随机存取存储器(DRAM)可配置为高速缓存存储器，并且具有存储所述标签字段的所述行；并且所述第二存储器部件包括存储级存储器(SCM)。5.根据权利要求1所述的存储器控制器，其中所述高速缓存读取命令包括：第一命令，包括第一标签字段和行地址字段；第二命令，包括第二标签字段和列地址字段；以及第三命令，包括冗余标签字段。6.根据权利要求1所述的存储器控制器，其中所述高速缓存读取命令包括：第一命令，包括行地址字段；第二命令，包括两个标签字段；以及第三命令，包括冗余标签字段。7.根据权利要求1所述的存储器控制器，其中所述高速缓存读取命令包括：第一命令，包括行地址字段；第二命令，包括第一标签字段和列地址字段；以及第三命令，包括第二标签字段。8.一种存储器控制器，包括：逻辑，具有所述存储器控制器的第一操作模式，以使用用于访问数据组的第一地址和时序，从具有至少一个数据行和至少一个标签行的存储器部件中读取，所述至少一个标签行与所述至少一个数据行不同并且与所述至少一个数据行相关联，以实现具有多个通路的高速缓存，以保持所述数据组；以及所述逻辑，具有所述存储器控制器的第二操作模式，以使用用于访问数据的第二寻址和时序，来从所述存储器部件读取，其中所述第一地址和时序与所述第二地址和时序不同。
9.根据权利要求8所述的存储器控制器，还包括：所述存储器部件，包括动态随机存取存储器(DRAM)，所述动态随机存取存储器(DRAM)具有所述至少一个标签行和所述至少一个数据行；以及所述逻辑，可操作为在所述第一操作模式下向所述DRAM传输命令/地址(CA)分组，所述命令/地址(CA)分组包括芯片选择(CS)、存储体地址字段、行地址字段、标签比较字段、以及命令操作码。10.根据权利要求8所述的存储器控制器，还包括：所述存储器部件，包括动态随机存取存储器(DRAM)，所述动态随机存取存储器(DRAM)具有所述至少一个标签行和所述至少一个数据行；以及所述逻辑，可操作为在所述第一操作模式下向所述DRAM传输命令/地址(CA)分组，所述命令/地址(CA)分组包括：用于通道上的设备或排列选择的芯片选择(CS)、存储体地址字段、行地址字段、标签比较字段、以及命令操作码，其中两个连续列命令的标签比较字段被共享。11.根据权利要求8所述的存储器控制器，还包括：所述逻辑，在所述第二操作模式下将所述存储器部件中的一个或多个未使用标签行重新用于其他用途。12.根据权利要求8所述的存储器控制器，还包括：所述存储器部件，包括动态随机存取存储器(DRAM)，所述动态随机存取存储器(DRAM)具有所述至少一个标签行和所述至少一个数据行；以及所述逻辑，可操作为在所述第一操作模式下向所述DRAM传输命令/地址(CA)分组，所述命令/地址(CA)分组包括具有子组字段、组字段和标签字段的物理地址。13.一种存储器系统，包括：存储器部件，具有至少一个标签行和至少一个数据行、以及用于保持数据组作为高速缓存线或高速缓存块的多个通路；存储器控制器，能够连接到所述存储器部件以实现高速缓存，并且可在多个操作模式中的每个操作模式下与所述存储器控制器和所述存储器部件一起操作，所述多个操作模式包括第一操作模式和第二操作模式，所述第一操作模式和所述第二操作模式具有用于访问所述数据组的不同寻址和时序要求；所述第一操作模式将数据组的至少两个通路中的每个通路放置在所述存储器部件的不同行中，其中标签访问和数据访问不重叠；以及所述第二操作模式将数据组的所有通路放置在所述存储器部件中的同一行中，其中标签访问和数据访问重叠。14.根据权利要求13所述的存储器系统，还包括：所述存储器部件，包括动态随机存取存储器(DRAM)，所述动态随机存取存储器(DRAM)具有所述至少一个标签行和所述至少一个数据行；以及所述存储器控制器，可操作为向所述DRAM传输命令/地址(CA)分组，以在所述DRAM中执行标签行激活操作和后续数据行操作，所述命令/地址(CA)分组包括芯片选择(CS)、存储体地址字段、行地址字段、标签比较字段、以及命令操作码，其中所述标签行激活操作和所述数据行操作在所述第一操作模式下不重叠，并且其中所述标签行激活操作和所述数据行操
作在所述第二操作模式下重叠。15.根据权利要求13所述的存储器系统，还包括：所述存储器部件，包括动态随机存取存储器(DRAM)，所述动态随机存取存储器(DRAM)具有所述至少一个标签行和所述至少一个数据行；以及所述存储器控制器，可操作为向所述DRAM传输命令/地址(CA)分组，以执行标签列访问操作和后续数据列访问操作，所述命令/地址(CA)分组包括：用于...

【专利技术属性】
技术研发人员：F，
申请(专利权)人：拉姆伯斯公司，
类型：发明
国别省市：