一种FPGA模块制造技术

本实用新型专利技术涉及一种FPGA模块，包括主FPGA芯片和从FPGA芯片；主FPGA芯片内部集成有采集电路和编码电路，采集电路与编码电路电连接；从FPGA芯片内部集成有解码电路和信号复原电路，解码电路与信号复原电路电连接；编码电路通过SCK时钟信号线以及SDA数据信号线与解码电路电连接。在本实用新型专利技术中，主FPGA芯片将内部的信号传递给从FPGA芯片，通过从FPGA芯片来实现具体功能，即本实用新型专利技术通过将主FPGA芯片的功能分步化，将以前一个FPGA芯片无法完成的功能分成两个FPGA来完成，为功能布局提供了便利；本实用新型专利技术把主FPGA芯片中的部分功能转移到从FPGA芯片中，数据处理过程简单高效且稳定性高。性高。性高。

【技术实现步骤摘要】
一种FPGA模块


[0001]本技术涉及可编程器件领域，具体涉及一种FPGA模块。

技术介绍

[0002]FPGA是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。FPGA的基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。由于FPGA具有布线资源丰富，可重复编程和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用。
[0003]随着FPGA的发展，FPGA需要实现的功能也就越来越多，现有的FPGA因执行功能繁多，内部资源及管脚不够用，严重制约了FPGA的发展。

技术实现思路

[0004]本技术所要解决的技术问题是提供一种FPGA模块，可以解决内部资源及管脚不够用。
[0005]本技术解决上述技术问题的技术方案如下：一种FPGA模块，包括主FPGA芯片和从FPGA芯片；所述主FPGA芯片内部集成有采集电路和编码电路，所述采集电路与所述编码电路电连接；所述从FPGA芯片内部集成有解码电路和信号复原电路，所述解码电路与所述信号复原电路电连接；所述编码电路通过SCK时钟信号线以及SDA数据信号线与所述解码电路电连接。
[0006]本技术的有益效果是：在本技术中，主FPGA芯片将内部的信号传递给从FPGA芯片，通过从FPGA芯片来实现具体功能，即本技术通过将主FPGA芯片的功能分步化，将以前一个FPGA芯片无法完成的功能分成两个FPGA来完成，为功能布局提供了便利；本技术把主FPGA芯片中的部分功能转移到从FPGA芯片中，数据处理过程简单高效且稳定性高。
[0007]在上述技术方案的基础上，本技术还可以做如下改进。
[0008]进一步，所述采集电路包括第一寄存器以及分别与所述第一寄存器电连接的第一触发器和第一计数器；所述编码电路包括第一移位寄存器以及与所述第一移位寄存器电连接的第二触发器；所述第一寄存器的输出端与所述第一移位寄存器的输入端电连接。
[0009]进一步，所述解码电路包括第二移位寄存器以及与所述第二移位寄存器电连接的第三触发器；信号复原电路包括第二寄存器以及分别与所述第二寄存器电连接的第四触发器和第二计算器；所述第二移位寄存器的输出端与所述第二寄存器的输入端电连接；所述第一移位寄存器的输出端通过SCK时钟信号线以及SDA数据信号线与所述第二移位寄存器的输入端连接。
[0010]进一步，所述SCK时钟信号线的执行频率范围为1MHZ～2MHZ。
[0011]采用上述进一步方案的有益效果是：主FPGA芯片和从FPGA芯片共用一个SCK时钟，实现两个FPGA芯片同步的功能；SCK执行频率在1MHZ～2MHZ，低速率，保证数据传输正确性。
[0012]进一步，所述SDA数据信号线的接口报文传输频率为1KHZ。
[0013]采用上述进一步方案的有益效果是：SDA为串口数据传输，可传输多数据信息，节省了主FPGA芯片的管脚资源；接口报文传输频率为1KHZ，足够一次的报文传输，多余为空闲状态。
附图说明
[0014]图1为本技术一种FPGA模块的整体结构示意图；
[0015]图2为本技术一种FPGA模块中主FPGA芯片的结构示意图；
[0016]图3为本技术一种FPGA模块中从FPGA芯片的结构示意图。
具体实施方式
[0017]以下结合附图对本技术的原理和特征进行描述，所举实例只用于解释本技术，并非用于限定本技术的范围。
[0018]如图1所示，一种FPGA模块，包括主FPGA芯片和从FPGA芯片；所述主FPGA芯片内部集成有采集电路和编码电路，所述采集电路与所述编码电路电连接；所述从FPGA芯片内部集成有解码电路和信号复原电路，所述解码电路与所述信号复原电路电连接；所述编码电路通过SCK时钟信号线以及SDA数据信号线与所述解码电路电连接。
[0019]在本技术中，主FPGA芯片将内部的信号传递给从FPGA芯片，通过从FPGA芯片来实现具体功能，即本技术通过将主FPGA芯片的功能分步化，将以前一个FPGA芯片无法完成的功能分成两个FPGA来完成，为功能布局提供了便利；本技术把主FPGA芯片中的部分功能转移到从FPGA芯片中，数据处理过程简单高效且稳定性高。
[0020]在本具体实施例中，如图2所示，所述采集电路包括第一寄存器以及分别与所述第一寄存器电连接的第一触发器和第一计数器；所述编码电路包括第一移位寄存器以及与所述第一移位寄存器电连接的第二触发器；所述第一寄存器的输出端与所述第一移位寄存器的输入端电连接。
[0021]采集电路对需要传递的内部数据进行采集，并存储下来；编码电路对存储的数据进行编码并传输给下一级的从FPGA芯片。采集电路的作用是采集数据并保证采集数据频率在预设范围内，方便编码电路进行编码，同时多个被采集数据经采集后变成同频，便于一起进行编码。编码电路就是一个并串转化的电路。
[0022]在本具体实施例中，如图3所示，所述解码电路包括第二移位寄存器以及与所述第二移位寄存器电连接的第三触发器；信号复原电路包括第二寄存器以及分别与所述第二寄存器电连接的第四触发器和第二计算器；所述第二移位寄存器的输出端与所述第二寄存器的输入端电连接；所述第一移位寄存器的输出端通过SCK时钟信号线以及SDA数据信号线与所述第二移位寄存器的输入端连接。
[0023]解码电路解码出报文内的信息数据，并存储下来；信号复原电路对存储的解码数据进行复原，恢复出主FPGA芯片传输的数据；同时从FPGA芯片根据恢复的主FPGA数据来实
现相应的功能。
[0024]所述SCK时钟信号线的执行频率范围为1MHZ～2MHZ。主FPGA芯片和从FPGA芯片共用一个SCK时钟，实现两个FPGA芯片同步的功能；SCK执行频率在1MHZ～2MHZ，低速率，保证数据传输正确性。
[0025]所述SDA数据信号线的接口报文传输频率为1KHZ。SDA为串口数据传输，可传输多数据信息，节省了主FPGA芯片的管脚资源；接口报文传输频率为1KHZ，足够一次的报文传输，多余为空闲状态。
[0026]需要说明的是，本技术并不涉及计算机程序的改进，编码电路的编码功能是编码电路的现有功能，本技术旨在保护各硬件结果以及各硬件结构之间的连接关系。
[0027]以上所述仅为本技术的较佳实施例，并不用以限制本技术，凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。
本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FPGA模块，其特征在于：包括主FPGA芯片和从FPGA芯片；所述主FPGA芯片内部集成有采集电路和编码电路，所述采集电路与所述编码电路电连接；所述从FPGA芯片内部集成有解码电路和信号复原电路，所述解码电路与所述信号复原电路电连接；所述编码电路通过SCK时钟信号线以及SDA数据信号线与所述解码电路电连接。2.根据权利要求1所述的FPGA模块，其特征在于：所述采集电路包括第一寄存器以及分别与所述第一寄存器电连接的第一触发器和第一计数器；所述编码电路包括第一移位寄存器以及与所述第一移位寄存器电连接的第二触发器；所述第一寄存器的输出端与所述第一移位寄存器的输入端电连接。3.根据权利...

【专利技术属性】
技术研发人员：王映波，杨乐，刘森林，
申请(专利权)人：中域高科武汉信息技术有限公司，
类型：新型
国别省市：