一种PCIe交换设备制造技术

本发明专利技术创造提供了一种PCIe交换设备，包括交换芯片，以及与该交换芯片连接的SFP+接口和QSFP+接口，所述SFP+接口数量为多个；其中一路SFP+接口通过DAC无源线缆连接外部处理器，用于作为PCIe的Root设备，其他接口均为下行端口，通过DAC无源线缆连接外部的交换芯片或者PCIe EP设备。本发明专利技术创造所述的PCIe交换设备板卡搭载PCIe Gen2交换芯片，支持最多11个下行通道，这样一个处理器的一个PCIe RC可以管理多个带有PCIe配置接口的高速ETH、SRIO交换芯片或者其他的PCIe EP设备。EP设备。EP设备。

【技术实现步骤摘要】
一种PCIe交换设备


[0001]本专利技术创造属于交换机
，尤其是涉及一种PCIe交换设备。

技术介绍

[0002]PCI
‑
Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准，简称PCIe，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI
‑
X和AGP总线标准。
[0003]现有技术的缺陷：
[0004]现在市面上越来越多的芯片，尤其是高速串行交换芯片，比如以太网、RapidIO交换芯片采用PCIe作为其配置管理、以及协议栈上送下发的通道，而且这类交换芯片经常多设备组网使用，而市面上的处理器单片只有有限的PCIe接口，可能在数量上不足以满足系统内的交换芯片数量，而使用多片处理器有时又有些浪费，不论是成本还是功耗方面；这时就需要PCIe交换设备，拓展PCIe总线，用一个处理器作为RC，去管理多个EP设备，以及他们协议栈的上送下发。
[0005]在一些PCIe相关的产品开发或者芯片开发过程中，标准的插卡式连接方式可能不方便，特别是一些FPGA开发板或者原型验证板本身体积重量都比较大，作为EP(金手指)去插接到一些处理器(Root)系统中可能会更加不便；另外随着芯片规模的提升，PCB板的层叠厚度也经常较大，而PCIe要求的金手指厚度必须为1.6mm，这时就需要对PCB做特殊处理，提高了制板难度和成本。

技术实现思路

[0006]有鉴于此，为克服上述缺陷，本专利技术创造旨在提出一种新型的PCIe交换设备。
[0007]为达到上述目的，本专利技术创造的技术方案是这样实现的：
[0008]一种PCIe交换设备，包括交换芯片，以及与该交换芯片连接的SFP+接口和QSFP+接口，所述SFP+接口数量为多个；
[0009]其中一路SFP+接口通过DAC无源线缆连接外部处理器，用于作为PCIe的Root设备，其他接口均为下行端口，通过DAC无源线缆连接外部的交换芯片或者PCIe EP设备。
[0010]进一步的，所述交换芯片为89HPES12NT12G2芯片。
[0011]进一步的，所述SFP+接口的数量为8个；
[0012]每个所述SFP+接口均对应设有一个光纤连接器；
[0013]其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
‑
针脚分别连接89HPES12NT12G2芯片的PE00TN0、PE00TP0、PE00RN0、PE00RP0针脚；
[0014]其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
‑
针脚分别连接89HPES12NT12G2芯片的PE01TN0、PE01TP0、PE01RN0、PE01RP0针脚；
[0015]其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
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针脚分别连接89HPES12NT12G2芯片的PE02TN0、PE02TP0、PE02RN0、PE02RP0针脚；
[0016]其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
‑
针脚分别连接89HPES12NT12G2芯片的PE03TN0、PE03TP0、PE03RN0、PE03RP0针脚；
[0017]其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
‑
针脚分别连接89HPES12NT12G2芯片的PE08TN0、PE08TP0、PE08RN0、PE08RP0针脚；
[0018]其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
‑
、TX_DAT+、TX_DAT
‑
针脚分别连接89HPES12NT12G2芯片的PE09TN0、PE09TP0、PE09RN0、PE09RP0针脚；
[0019]其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
‑
针脚分别连接89HPES12NT12G2芯片的PE10TN0、PE10TP0、PE10RN0、PE10RP0针脚；
[0020]其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
‑
针脚分别连接89HPES12NT12G2芯片的PE11TN0、PE11TP0、PE11RN0、PE11RP0针脚。
[0021]进一步的，所述QSFP+接口的数量为1个；
[0022]QSFP+接口采用QSFP_1888968连接器；
[0023]QSFP_1888968连接器的RX1P、RX1N、RX2P、RX2N、RX3P、RX3N、RX4P、RX4N、TX1P、TX1N、TX2P、TX2N、TX3P、TX3N、TX4P、TX4N针脚分别连接89HPES12NT12G2芯片的PE16TN0、PE16TP0、PE17TN0、PE17TP0、PE18TN0、PE18TP0、PE19TN0、PE19TP0、PE16RN0、PE16RP0、PE17RN0、PE17RP0、PE18RN0、PE18RP0、PE19RN0、PE19RP0针脚。
[0024]进一步的，还包括有用于控制交换芯片工作模式的Config模块，所述Config模块连接交换芯片。
[0025]进一步的，还包括用于为交换芯片和接口供电的供电电路。
[0026]进一步的，还包括时钟电路，所述时钟电路连接交换芯片。
[0027]进一步的，所述时钟电路包括8T49N0041芯片，该芯片的Q0、NQ0、Q1、NQ1针脚分别连接89HPES12NT12G2芯片的GCLKP0、GCLKN0、GCLKP1、GCLKN1针脚。
[0028]相对于现有技术，本专利技术创造所述的PCIe交换设备具有以下优势：
[0029](1)本专利技术创造所述的PCIe交换设备板卡搭载PCIe Gen2交换芯片，支持最多11个下行通道，这样一个处理器的一个PCIe RC可以管理多个带有PCIe配置接口的高速ETH、SRIO交换芯片或者其他的PCIe EP设备。
[0030](2)本专利技术创造所述的PCIe交换设备板卡采用SFP+/QSFP+接口的DAC线缆与外部上行或下行设备连接，而芯片开发过程中用到的FPGA原型验证板或者其他开发板多数都配备SFP+或者QSFP+的接口，他们之间互连就可以做到非常方便，解决了PCIe连接器在开发过程中插接不便的问题。
附图说明
[0031]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PCIe交换设备，其特征在于：包括交换芯片，以及与该交换芯片连接的SFP+接口和QSFP+接口，所述SFP+接口数量为多个；其中一路SFP+接口通过DAC无源线缆连接外部处理器，用于作为PCIe的Root设备，其他接口均为下行端口，通过DAC无源线缆连接外部的交换芯片或者PCIe EP设备。2.根据权利要求1所述的PCIe交换设备，其特征在于：所述交换芯片为89HPES12NT12G2芯片。3.根据权利要求2所述的PCIe交换设备，其特征在于：所述SFP+接口的数量为8个；每个所述SFP+接口均对应设有一个光纤连接器；其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
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针脚分别连接89HPES12NT12G2芯片的PE00TN0、PE00TP0、PE00RN0、PE00RP0针脚；其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
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针脚分别连接89HPES12NT12G2芯片的PE01TN0、PE01TP0、PE01RN0、PE01RP0针脚；其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
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针脚分别连接89HPES12NT12G2芯片的PE02TN0、PE02TP0、PE02RN0、PE02RP0针脚；其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
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针脚分别连接89HPES12NT12G2芯片的PE03TN0、PE03TP0、PE03RN0、PE03RP0针脚；其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
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、TX_DAT+、TX_DAT
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针脚分别连接89HPES12NT12G2芯片的PE08TN0、PE08TP0、PE08RN0、PE08RP0针脚；其中一SFP+接口的光纤连接器的RX_DAT+、RX_DAT
‑...

【专利技术属性】
技术研发人员：朱珂，赵玉林，张波，徐庆阳，方旭升，汪欣，谭力波，王盼，王锐，钟丹，
申请(专利权)人：井芯微电子技术天津有限公司，
类型：新型
国别省市：