半导体结构和形成半导体器件的方法技术

本发明专利技术的实施例包括形成半导体器件的方法。方法包括提供衬底，衬底具有设置在衬底上方的多个第一半导体层和多个第二半导体层。方法也包括：图案化第一半导体层和第二半导体层以形成第一鳍和第二鳍；从第一鳍和第二鳍去除第一半导体层，从而使得图案化的第二半导体层的第一部分成为第一鳍中的第一悬浮纳米结构，并且使得图案化的第二半导体层的第二部分成为第二鳍中的第二悬浮纳米结构；以及将阈值修改杂质掺杂至第一鳍的第一悬浮纳米结构中。杂质使得形成有第一鳍和第二鳍的晶体管具有不同的阈值电压。本申请的实施例还涉及半导体结构。构。构。

【技术实现步骤摘要】
半导体结构和形成半导体器件的方法


[0001]本申请的实施例涉及半导体结构和形成半导体器件的方法。

技术介绍

[0002]半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技 术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电 路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量) 普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线)) 已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本 来提供益处。这种缩小也增加了处理和制造IC的复杂性，并且为了实现这 些进步，需要在IC处理和制造中进行类似的发展。
[0003]例如，已经努力引入多栅极器件，以通过增加栅极
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沟道耦合、减小截 止状态电流以及减小短沟道效应(SCE)来改善栅极控制。一种这样的多 栅极器件是纳米片器件，诸如全环栅(GAA)晶体管，它的栅极结构在它 的提供至所有侧上的沟道区域的访问的水平沟道区域周围延伸。纳米片晶 体管与传统的互补金属氧化物半导体(CMOS)工艺兼容，允许它们积极 缩小尺寸，同时保持栅极控制并且减轻SCE。但是，传统的纳米片器件难 以控制它的阈值电压(Vt)，这是由于诸如较小的耗尽区域和较小的沟道 体积以及由重掺杂引起的迁移率降低的问题。因此，虽然传统的纳米片器 件通常已经足以满足它们的预期目的，但是它们不是在每个方面都令人满 意。

技术实现思路

[0004]本申请的一些实施例提供了一种形成半导体器件的方法，包括：提供 衬底，所述衬底具有设置在所述衬底上方的多个第一半导体层和多个第二 半导体层，其中，所述第一半导体层和所述第二半导体层具有不同的材料 成分，并且在垂直方向上相对于彼此交替设置；图案化所述第一半导体层 和所述第二半导体层以形成第一鳍和第二鳍；从所述第一鳍和所述第二鳍 去除所述第一半导体层，从而使得所述图案化的第二半导体层的第一部分 成为所述第一鳍中的第一悬浮纳米结构，并且使得所述图案化的第二半导 体层的第二部分成为所述第二鳍中的第二悬浮纳米结构；将阈值修改杂质 掺杂至所述第一鳍的所述第一悬浮纳米结构中；在所述第一鳍上方形成第 一栅极堆叠件，其中，所述第一栅极堆叠件的部分包裹所述第一悬浮纳米 结构，从而形成具有第一阈值电压的第一晶体管；以及在所述第二鳍上方 形成第二栅极堆叠件，其中，所述第二栅极堆叠件的部分包裹所述第二悬 浮纳米结构，从而形成具有比所述第一阈值电压大的第二阈值电压的第二 晶体管。
[0005]本申请的另一些实施例提供了一种形成半导体器件的方法，包括：在 第一鳍中形成多个第一悬浮层，并且在第二鳍中形成多个第二悬浮层，其 中，所述第一悬浮层和所述第二悬浮层包括相同的第一半导体材料；实施 第一蚀刻工艺以同时去除所述第一悬浮层和所述第二悬浮层的部分，从而 减小所述第一悬浮层和所述第二悬浮层的厚度；实施第二蚀刻工艺以去除 所述第二悬浮层的额外部分而不蚀刻所述第一悬浮层，从而进一步减小
所 述第二悬浮层的厚度；以及形成分别接合所述第一悬浮层和所述第二悬浮 层的第一栅极堆叠件和第二栅极堆叠件。
[0006]本申请的又一些实施例提供了一种半导体结构，包括：衬底；第一鳍， 设置在所述衬底上，所述第一鳍包括彼此垂直堆叠的多个第一悬浮纳米结 构；第一栅极堆叠件，接合所述第一悬浮纳米结构；第二鳍，设置在所述 衬底上，所述第二鳍包括彼此垂直堆叠的多个第二悬浮纳米结构；以及第 二栅极堆叠件，接合所述第二悬浮纳米结构，其中，所述第一悬浮纳米结 构的中间部分中的锗的浓度比所述第二悬浮纳米结构的中间部分中的锗的 浓度高。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方 面。需要强调，根据工业中的标准实践，各个部件未按比例绘制。实际上， 为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1A、图1B和图1C是根据本专利技术的各个方面的形成半导体器件的 方法的流程图。
[0009]图2、图13和图23是根据本专利技术的各个方面提供的半导体结构的立 体图。
[0010]图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图 14、图15、图16、图17、图18、图19、图20、图21、图22、图24、图 25、图26、图27、图28、图29、图30、图31和图32是根据本专利技术的一 些实施例的根据图1A至图1C中的相应的方法构造的处于各个制造阶段的 半导体器件的截面图。
具体实施方式
[0011]以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或 实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅 是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者 上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并 且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得 第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实 例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本 身不指示所讨论的各个实施例和/或配置之间的关系。
[0012]此外，在以下本专利技术中，在另一部件上、连接至和/或耦接至另一部件 的部件的形成可以包括其中部件以直接接触的形式形成的实施例，并且可 以包括其中可以在部件之间介入额外部件从而使得部件可以不直接接触的 实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在
…ꢀ
之上”、“在
…
上方”、“在
…
下方”、“在
…
之下”、“向上”、“向 下”、“顶部”、“底部”等空间相对术语以及它们的衍生词(例如，“水 平地”、“向下地”、“向上地”等)以易于理解本专利技术的一个部件与另 一部件的关系。空间相对术语旨在包括部件的器件的不同方位。此外，当 用“约”、“大约”等描述数值或数值范围时，该术语旨在涵盖在包括数 值的合理范围内的数值，诸如在数值的+/
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10％内或本领域技术人员所理解 的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
[0013]本专利技术总体上涉及半导体器件及其形成方法。更具体地，本专利技术涉及 纳米片器件(例如，全环栅(GAA)器件)中的阈值电压(Vt)调节。
[0014]纳米片器件包括具有形成在沟道区域的四侧上(例如，围绕沟道区域 的部分)的它的栅极结构或它们的部分的任何器件。首先应该理解，纳米 片器件的沟道区域可以由沟道构件形成，诸如纳米片以及纳米线、纳米棒 和/或其它合适的结构。在一些实施例中，纳米片器件的沟道区域具有垂直 间隔的多个水平纳米线、纳米片和/或纳米棒，使得纳米片器件成为堆叠的 水平纳米片器件。沟道构件由于它们的纳米级尺寸也可以称为纳米结构(或 悬浮纳米结构)。本文提出的纳米片器件包括p型金属氧化物半导体纳米 片器件或n型金属氧化物半导体纳米片器件。此外，纳米片器件具有与单 个、连续的栅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，包括：提供衬底，所述衬底具有设置在所述衬底上方的多个第一半导体层和多个第二半导体层，其中，所述第一半导体层和所述第二半导体层具有不同的材料成分，并且在垂直方向上相对于彼此交替设置；图案化所述第一半导体层和所述第二半导体层以形成第一鳍和第二鳍；从所述第一鳍和所述第二鳍去除所述第一半导体层，从而使得所述图案化的第二半导体层的第一部分成为所述第一鳍中的第一悬浮纳米结构，并且使得所述图案化的第二半导体层的第二部分成为所述第二鳍中的第二悬浮纳米结构；将阈值修改杂质掺杂至所述第一鳍的所述第一悬浮纳米结构中；在所述第一鳍上方形成第一栅极堆叠件，其中，所述第一栅极堆叠件的部分包裹所述第一悬浮纳米结构，从而形成具有第一阈值电压的第一晶体管；以及在所述第二鳍上方形成第二栅极堆叠件，其中，所述第二栅极堆叠件的部分包裹所述第二悬浮纳米结构，从而形成具有比所述第一阈值电压大的第二阈值电压的第二晶体管。2.根据权利要求1所述的方法，其中，所述阈值修改杂质为Ge。3.根据权利要求1所述的方法，其中，掺杂所述阈值修改杂质包括：在所述第一鳍的所述第一悬浮纳米结构上形成多个第三半导体层；以及实施退火工艺以将包含在所述第三半导体层中的所述阈值修改杂质驱入至所述第一鳍中的所述第一悬浮纳米结构中。4.根据权利要求3所述的方法，其中，形成所述第三半导体层包括外延生长所述第三半导体层的每个以围绕所述第一鳍中的对应的第一悬浮纳米结构，并且其中，所述第三半导体层具有与所述第二半导体层不同的材料成分。5.根据权利要求3所述的方法，其中，所述第三半导体层包括SiGe和GeSn中的一种。6.根据权利要求1所述的方法，其中，掺杂所述阈值...

【专利技术属性】
技术研发人员：王志庆，苏佳莹，谢文兴，程冠伦，吴忠纬，吴志强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：