一种数据处理装置制造方法及图纸

本发明专利技术公开了一种数据处理装置，包括：具有预设执行顺序的多个处理核，所述多个处理核包括首处理核和至少一个其他处理核；所述首处理核，用于发送指令，接收并执行根据所述指令获取的程序；每个所述其他处理核，用于接收并执行所述预设执行顺序中前一个处理核发送的程序。本发明专利技术实施方式提供的数据处理装置，无需由每个处理核分别从Memory中读取数据，从而降低了功耗，另外，各个处理核执行同一个完整的程序，避免了核之间的数据交换，降低了交换数据所带来的延时和功耗，提高了数据处理的效率。率。率。

【技术实现步骤摘要】
一种数据处理装置


[0001]本专利技术涉及到处理核
，尤其是涉及到一种数据处理装置。

技术介绍

[0002]随着科学技术的发展，人类社会正在快速进入智能时代。智能时代的重要特点，就是人们获得数据的种类越来越多，获得数据的量越来越大，而对处理数据的速度要求越来越高。
[0003]芯片是数据处理的基石，它从根本上决定了人们处理数据的能力。从应用领域来看，芯片主要有两条路线：一条是通用芯片路线，例如中央处理器(Central Processing Unit，CPU)等，它们能提供极大的灵活性，但是在处理特定领域算法时有效算力比较低；另一条是专用芯片路线，例如张量处理器(Tensor Processing Unit，TPU)等，它们在某些特定领域，能发挥较高的有效算力，但是面对灵活多变的比较通用的领域，它们处理能力比较差甚至无法处理。
[0004]由于智能时代的数据种类繁多且数量巨大，所以要求芯片既具有极高的灵活性，能处理不同领域且日新月异的算法，又具有极强的处理能力，能快速处理极大的且急剧增长的数据量。
[0005]在神经网络计算中，经常会用到多核或者众核的芯片。而多(众)核的芯片中的处理核，都有一定独立处理能力，并且带有比较大的核内存储空间，用于存储核自身的程序、数据和权重。
[0006]如何让众多的核能够高效率的发挥算力，是决定整个芯片性能的关键。各核的算力发挥，取决于多种因素，例如任务的调度与分配、芯片的架构、核的结构、核的电路等。其中，任务的调度与分配是一个非常关键的因素，如果任务的调度与分配合理，则能充分发挥各核的有效算力高，否则各核的有效算力低。
[0007]图1是一现有技术提供的芯片的结构示意图。
[0008]如图1所示，该芯片包括调度器和多个处理核C1至C
N
，在图1所示的芯片中，调度器接收到来自芯片外部发送的指令，例如调度器接收到来自芯片外部的指令源发送的指令，然后将指令同时的分别传输给各个处理核，各个处理核执行相同的指令，但是处理不同的数据。例如，指令为计算参数a与参数b的加和,但是不同处理核的参数a可能是表示的不同的数值，那么这两个处理核虽然执行的都是a+b，但是由于参数的不同，所得到的结果是不同的，即各个处理核执行相同的指令，处理不同的数据。
[0009]对于图1所示的芯片架构，各个处理核可以是比较简单的结构，例如是单指令多数据结构(Single Instruction Multiple Data，SIMD)，或者是单指令多线程结构(Single Instruction Multiple Threads，SIMT)。
[0010]通常这种方式存在如下的弊端：
[0011]如多个处理核需要执行相同的程序，只能通过调度器被动的从外部接收指令，然后再由调度器并行的发送给各个处理核，因此，需要在芯片中设计复杂的并行电路，导致面
积大。
[0012]图2是另一现有技术提供的芯片的结构示意图。
[0013]如图2所示，该芯片包括多个处理核C1至C
N
和存储单元Memory。在图2所示的芯片中，各核能从Memory中(例如DDR SDRAM)中独立读取指令，并进行运算，通常各核具有完整的控制电路、寄存器组等电路，该结构在多核CPU或者ASIC中比较常见。
[0014]通常这种方式存在如下的弊端：
[0015]多个处理核可能频繁访问指令存储区，引起存储访问效率的下降，进而影响芯片算力的发挥。

技术实现思路

[0016]本专利技术提供一种数据处理装置，解决了多个处理核执行相同的程序需分别访问指令存储区导致功耗较高的技术问题。
[0017]本专利技术的第一方面提供了一种数据处理装置，包括：具有预设执行顺序的多个处理核，多个处理核包括首处理核和至少一个其他处理核；首处理核，用于发送指令，接收并执行根据指令获取的程序；每个其他处理核，用于接收并执行预设执行顺序中前一个处理核发送的程序。
[0018]在本实施方式提供的数据处理装置中，首处理核发送指令并接收根据指令获取的程序，每个其他处理核都接收并执行预设执行顺序中前一个处理核发送的程序，无需设置每个处理核分别从Memory中读取数据，降低了功耗。
[0019]优选的，每个其他处理核，用于接收并执行前一个处理核发送的已执行的程序。
[0020]进一步优选的，每个其他处理核，用于接收并执行前一个处理核发送的刚刚完成的程序。
[0021]优选的，其他处理核包括中间处理核和尾处理核；中间处理核，用于将已执行的程序发送至后一个处理核。
[0022]优选的，还包括：存储管理单元，用于接收首处理核发送的指令，根据指令从外部存储单元中获取程序，并将获取的程序发送至首处理核。
[0023]优选的，还包括：同步信号生成器，用于在接收到多个处理核中的每个处理核发送的同步请求信号后生成同步信号，并将同步信号发送给每个处理核。
[0024]优选的，首处理核用于根据同步信号发送指令；每个其他处理核，用于根据同步信号接收并执行前一个处理核发送的程序。
[0025]优选的，其他处理核包括中间处理核和尾处理核；每个中间处理核，用于根据同步信号，将上一个同步信号的周期已执行的程序发送至后一个处理核。
[0026]优选的，中间处理核，用于在接收前一个处理核发送的程序的同时将上一个同步信号的周期已执行的程序发送至后一个处理核。
[0027]优选的，首处理核还用于存储第一更新程序；首处理核用于发送指令，包括：首处理核用于在收到同步信号时执行第一更新程序，根据更新程序发送指令。
[0028]进一步优选的，每个中间处理核还用于存储第二更新程序，每个中间处理核用于在收到同步信号时，执行第二更新程序，根据第二更新程序将上一个同步信号的周期已执行的程序发送至后一个处理核。
[0029]优选的，多个处理核中的每个处理核，还用于在执行完各自接收到的程序后，分别发送同步请求信号。
[0030]优选的，根据指令获取的程序为程序段。
[0031]根据本专利技术的第二方面，提供了一种芯片，包括一个或多个第一方面提供的数据处理装置。
[0032]根据本专利技术的第三方面，提供了一种卡板，包括一个或多个第二方面提供的芯片。
[0033]根据本专利技术的第四方面，提供了一种电子设备，包括一个或多个第三方面提供的卡板。
[0034]根据本专利技术的第五方面，提供了一种数据处理方法，应用于数据处理装置中，该数据处理装置中包括具有预设执行顺序的多个处理核，多个处理核包括首处理核和至少一个其他处理核，该数据处理方法包括：首处理核，接收并执行根据指令获取的程序；每个其他处理核，用于接收并执行预设执行顺序中前一个处理核发送的程序。
[0035]根据本专利技术的第六方面，提供了一种计算机存储介质，计算机存储介质上存储有计算机程序，程序被处理器执行时实现第五方面的数据处理方法。
[0036]根据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据处理装置，其特征在于，包括：具有预设执行顺序的多个处理核，所述多个处理核包括首处理核和至少一个其他处理核；所述首处理核，用于发送指令，接收并执行根据所述指令获取的程序；每个所述其他处理核，用于接收并执行所述预设执行顺序中前一个处理核发送的程序。2.根据权利要求1所述的数据处理装置，其特征在于，所述其他处理核包括中间处理核和尾处理核；每个所述中间处理核，用于将已执行的程序发送至后一个处理核。3.根据权利要求1或2所述的数据处理装置，其特征在于，还包括：存储管理单元，用于接收所述首处理核发送的所述指令，根据所述指令从外部存储单元中获取程序，并将所述获取的程序发送至所述首处理核。4.根据权利要求1-3任一项所述的数据处理装置，其特征在于，还包括：同步信号生成器，用于在接收到所述多个处理核中的每个处理核发送的同步请求信号后生成同步信号，并将所述同步信号发送给所述每个处理核。5.根据权利要求4所述的数据处理装置，其特征在于，所述首处理核用于根据所述同步信号发送所述指令；每个所述其他处理核，用于根...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：北京希姆计算科技有限公司，
类型：发明
国别省市：