一种集成缓冲电路的碳化硅功率半导体模块装置制造方法及图纸

本发明专利技术提供了一种集成缓冲电路的碳化硅功率半导体模块装置。本发明专利技术通过在单相半桥、单相全桥或者三相桥式碳化硅功率半导体模块内集成有源缓冲电路可以降低碳化硅功率半导体模块的开关损耗，降低振荡以及阻尼损耗，同时降低电压尖峰,碳化硅功率半导体模块可工作在更高的电压，或者选取用低电压等级的芯片降低导通损耗，提高碳化硅电力电子系统的效率。提高碳化硅电力电子系统的效率。提高碳化硅电力电子系统的效率。

【技术实现步骤摘要】
一种集成缓冲电路的碳化硅功率半导体模块装置


[0001]本申请涉及碳化硅功率半导体器件
，具体涉及一种集成缓冲电路的碳化硅功率半导体模块装置。

技术介绍

[0002]碳化硅功率半导体模块广泛应用于半桥电路、全桥电路和三相桥式电路(图1～图3)中，由于碳化硅MOSFET高速开关带来严重的电磁干扰和噪声，碳化硅功率半导体模块寄生电感将带来高的振荡和电压尖峰。在碳化硅功率半导体模块内集成封装无源缓冲电路，如图4所示，可以降低三相碳化硅功率半导体模块的振荡和电压尖峰，从而提高碳化硅电力电子系统的效率和可靠性。然而，无源缓冲电路封装在碳化硅功率半导体模块内，在碳化硅功率半导体模块开通的瞬间将产生电压下降，导致更长的开通时间和更高的开通损耗。

技术实现思路

[0003]为了解决上述技术问题，本专利技术提供了一种集成缓冲电路的碳化硅功率半导体模块装置，在单相半桥、单相全桥或者三相桥式碳化硅功率半导体模块内集成有源缓冲电路可以降低碳化硅功率半导体模块的开关损耗，降低振荡以及阻尼损耗，同时降低电压尖峰,碳化硅功率半导体模块可工作在更高的电压，或者选取用低电压等级的芯片降低导通损耗，提高碳化硅电力电子系统的效率。
[0004]本专利技术所采用的技术方案如下：
[0005]一种集成缓冲电路的碳化硅功率半导体模块装置，在单相半桥、单相全桥或者三相桥式碳化硅功率半导体模块内封装集成有源缓冲电路；
[0006]所述封装集成有源缓冲电路包括封装集成有源缓冲电路的碳化硅MOSFET S
Snubber
、封装集成有源缓冲电路的电容C
Snubber
、封装集成有源缓冲电路的电感L
Snubber
。
[0007]进一步的，所述封装集成有源缓冲电路的电感为封装回路寄生电感或者平面电感。
[0008]进一步的，所述封装集成有源缓冲电路的电容为平面封装的多层陶瓷电容。
[0009]进一步的，在碳化硅功率半导体模块装置内，将所述封装集成有源缓冲电路的电容C
Snubber
、所述封装集成有源缓冲电路的电感L
Snubber
、以及所述封装集成有源缓冲电路的碳化硅MOSFET S
Snubber
互相串联，并接在三相桥臂电路两端，并通过覆铜陶瓷基板把C
Snubber
、L
Snubber
和S
Snubber
构成的有源缓冲电路和所述三相桥臂电路进行互联，集成在三相碳化硅功率半导体模块装置的覆铜陶瓷基板上。
[0010]进一步的，所述封装集成有源缓冲电路的碳化硅MOSFET与单相半桥、单相全桥或者三相桥式碳化硅功率半导体模块内的下管S2、S4、S6共地。
[0011]通过本申请实施例，可以获得如下技术效果：
[0012]与现有技术相比，本专利技术通过在单相半桥、单相全桥或者三相桥式碳化硅功率半导体模块内封装集成有源缓冲电路，可以降低碳化硅功率半导体模块的开关损耗50％以
上，降低碳化硅芯片的电压和电流振荡以及阻尼损耗，同时降低碳化硅芯片的电压尖峰,使碳化硅芯片工作在更高的电压，提高碳化硅芯片的电压裕量，或者选取用低电压等级的碳化硅芯片降低导通损耗降低成本，提高碳化硅电力电子系统可靠性和效率。
附图说明
[0013]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0014]图1为现有技术中半桥电路的电路原理示意图；
[0015]图2为现有技术中全桥电路的电路原理示意图；
[0016]图3为现有技术中三相桥式电路的电路原理示意图；
[0017]图4为现有技术中集成无源缓冲电路的三相碳化硅功率半导体模块的电路原理示意图；
[0018]图5为本专利技术的集成有源缓冲电路的三相碳化硅功率半导体模块装置的电路原理示意图。
具体实施方式
[0019]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的全部其他实施例，都属于本申请保护的范围。
[0020]图5为本专利技术的集成有源缓冲电路的三相碳化硅功率半导体模块装置的电路原理示意图。在单相半桥、单相全桥或者三相桥式碳化硅功率半导体模块内封装集成有源缓冲电路，如图5所示。S
Snubber
是封装集成有源缓冲电路的碳化硅MOSFET，其与单相半桥、单相全桥或者三相桥式碳化硅功率半导体模块内的下管(S2、S4、S6)共地，易于驱动。C
Snubber
是封装集成有源缓冲电路的电容，是平面封装的多层陶瓷电容。L
Snubber
是封装集成有源缓冲电路的电感，可以是封装回路寄生电感，也可以是平面电感器。
[0021]如图5所示，在碳化硅功率半导体模块(S1～S6)装置内，将平面封装的电容Csnubber,平面电感Lsnubber,以及有源缓冲电路开关碳化硅MOSFET Ssnubber互相串联，并接在S1～S6形成的三相桥臂电路两端，并通过覆铜陶瓷基板把Csnubber、Lsnubber和Ssnubber构成的有源缓冲电路和S1～S6形成的三相桥臂电路进行互联，集成在三相碳化硅功率半导体模块装置的覆铜陶瓷基板上。
[0022]现有技术中功率半导体模块内封装没有集成有源缓冲电路，如果需要给功率半导体模块连接缓冲电路，需要通过导线将功率半导体模块和缓冲电路连接，连接导线将产生很大的杂感电感，影响缓冲电路的性能。本方案通过在单相半桥、单相全桥或者三相桥式碳化硅功率半导体模块内封装集成有源缓冲电路，可以降低碳化硅功率半导体模块的开关损耗50％以上，降低碳化硅芯片的电压和电流振荡以及阻尼损耗，同时降低碳化硅芯片的电压尖峰,使碳化硅芯片工作在更高的电压，提高碳化硅芯片的电压裕量，或者选取用低电压
等级的碳化硅芯片降低导通损耗降低成本，提高碳化硅电力电子系统可靠性和效率。
[0023]对于本领域技术人员而言，显然本专利技术不限于上述示范性实施例的细节，而且在不背离本专利技术的精神或基本特征的情况下，能够以其他的具体形式实现本专利技术。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本专利技术的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本专利技术内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。装置权利要求中陈述的多个单元或装置也可以由一个单元或装置通过软件或者本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成缓冲电路的碳化硅功率半导体模块装置，其特征在于，在单相半桥、单相全桥或者三相桥式碳化硅功率半导体模块内封装集成有源缓冲电路；所述封装集成有源缓冲电路包括封装集成有源缓冲电路的碳化硅MOSFET S
Snubber
、封装集成有源缓冲电路的电容C
Snubber
、封装集成有源缓冲电路的电感L
Snubber
。2.根据权利要求1所述的装置，其特征在于，所述封装集成有源缓冲电路的电感为封装回路寄生电感或者平面电感。3.根据权利要求1所述的装置，其特征在于，所述封装集成有源缓冲电路的电容为平面封装的多层陶瓷电容。4.根据权利要求1所述的装置，其特征在于，在碳化硅功率半导体模块装置内，将所述封装集成有源缓冲电...

【专利技术属性】
技术研发人员：杨书豪，王志坤，
申请(专利权)人：光华临港工程应用技术研发上海有限公司，
类型：发明
国别省市：