一种比较器及判决反馈均衡电路制造技术

本申请提供了一种比较器及判决反馈均衡电路，比较器包括：第二级电路、第一输入电路、第二输入电路、第一交叉耦合电路和第二交叉耦合电路。其中，第一输入电路，用于在导通时的采样阶段生成第一数据端电压和第一参考端电压；第一交叉耦合电路，用于将第一数据端电压和第一参考端电压相互正反馈，生成第一差分信号；第二输入电路，用于在导通时的采样阶段生成第二数据端电压和第二参考端电压；第二交叉耦合电路，用于将第二数据端电压和第二参考端电压相互正反馈，生成第二差分信号；第二级电路，用于在重生阶段对第一差分信号或第二差分信号进行放大处理和锁存处理，以输出比较信号。本申请能够消除码间串扰的影响、提高比较器的工作速率。作速率。作速率。

【技术实现步骤摘要】
一种比较器及判决反馈均衡电路


[0001]本专利技术涉及集成电路设计，尤其涉及一种比较器及判决反馈均衡电路(Decision Feedback equalization，DFE)。

技术介绍

[0002]随着计算机技术的不断发展，越来越多的产品经由计算机控制，实现了智能化。然而，伴随着应用场景的不断扩大，人们也对计算机的性能提出了越来越高的要求，包括更快的运行速度和更低的功耗。
[0003]存储器件是计算机硬件系统中不可缺少的部分，能够存放计算机运行期间的指令和数据，以保证计算机的正常运行。其中，比较器是常用存储器件中的重要组成部分，提升比较器的性能有助于对计算机整体性能的提升。

技术实现思路

[0004]本专利技术实施例期望提出一种比较器及判决反馈均衡电路，能够消除码间串扰的影响、提高比较器的工作速率。
[0005]本专利技术的技术方案是这样实现的：
[0006]本申请实施例提供一种比较器，所述比较器包括：第二级电路、第一输入电路、第二输入电路、第一交叉耦合电路和第二交叉耦合电路；
[0007]所述第一交叉耦合电路连接所述第一输入电路；所述第二交叉耦合电路连接所述第二输入电路；
[0008]所述第一输入电路和所述第二输入电路还均与所述第二级电路连接；
[0009]所述第二级电路连接电源端或接地端；其中，
[0010]所述第一输入电路，用于在导通时的采样阶段根据输入信号和第一参考信号生成第一数据端电压和第一参考端电压；
[0011]所述第一交叉耦合电路，用于将所述第一数据端电压和所述第一参考端电压相互正反馈，生成所述第一差分信号；
[0012]所述第二输入电路，用于在导通时的采样阶段根据所述输入信号和第二参考信号生成第二数据端电压和第二参考端电压；
[0013]所述第二交叉耦合电路，用于将所述第二数据端电压和所述第二参考端电压相互正反馈，生成所述第二差分信号；
[0014]所述第二级电路，用于在重生阶段对所述第一差分信号或所述第二差分信号进行放大处理和锁存处理，以输出比较信号。
[0015]上述方案中，所述第一交叉耦合电路包括：第一耦合晶体管和第二耦合晶体管；所述第一差分信号包括：第一参考端输出信号和第一数据端输出信号；
[0016]所述第一耦合晶体管的第一端连接所述第二耦合晶体管的控制端，并连接到所述第一输入电路的第一输出端；所述第一耦合晶体管的控制端连接所述第二耦合晶体管的第
一端，并连接到所述第一输入电路的第二输出端；所述第一耦合晶体管的第二端连接所述第二耦合晶体管的第二端，并连接到所述第一输入电路；
[0017]所述第一耦合晶体管和所述第二耦合晶体管为NMOS或PMOS；其中，
[0018]所述第一耦合晶体管，用于在采样阶段根据所述第一参考端电压对所述第一数据端电压正反馈，以得到所述第一数据端输出信号；
[0019]所述第二耦合晶体管，用于在采样阶段根据所述第一数据端电压对所述第一参考端电压正反馈，以得到所述第一参考端输出信号。
[0020]上述方案中，所述第二交叉耦合电路包括：第三耦合晶体管和第四耦合晶体管；所述第二差分信号包括：第二参考端输出信号和第二数据端输出信号；
[0021]所述第三耦合晶体管的第一端连接所述第四耦合晶体管的控制端，并连接到所述第二输入电路的第一输出端；所述第三耦合晶体管的控制端连接所述第四耦合晶体管的第一端，并连接到所述第二输入电路的第二输出端；所述第三耦合晶体管的第二端连接所述第四耦合晶体管的第二端，并连接到所述第二输入电路；
[0022]所述第三耦合晶体管和所述第四耦合晶体管为NMOS或PMOS；其中，
[0023]所述第三耦合晶体管，用于在采样阶段根据所述第二参考端电压对所述第二数据端电压正反馈，以得到所述第二数据端输出信号；
[0024]所述第四耦合晶体管，用于在采样阶段根据所述第二数据端电压对所述第二参考端电压正反馈，以得到所述第二参考端输出信号。
[0025]上述方案中，所述第一输入电路包括：第一输入晶体管、第二输入晶体管和第三输入晶体管；
[0026]所述第一输入晶体管的第一端和所述第二输入晶体管的第一端分别连接所述第二级电路；
[0027]所述第一输入晶体管的第二端和所述第二输入晶体管的第二端均与所述第三输入晶体管的第一端连接；
[0028]所述第一输入晶体管至第三输入晶体管为NMOS或PMOS；其中，
[0029]所述第一输入晶体管的控制端接收所述输入信号；所述第二输入晶体管的控制端接收所述第一参考信号；所述第三输入晶体管的控制端接收第一反馈信号；
[0030]当所述第三输入晶体管受到所述第一反馈信号触发为导通状态时，所述第一输入晶体管根据所述输入信号产生所述第一数据端电压，并作用于第二耦合晶体管的控制端；所述第二输入晶体管根据所述第一参考信号产生所述第一参考端电压，并作用于第一耦合晶体管的控制端。
[0031]上述方案中，所述第二输入电路包括：第四输入晶体管、第五输入晶体管和第六输入晶体管；
[0032]所述第四输入晶体管的第一端和所述第五输入晶体管的第一端分别连接所述第二级电路；
[0033]所述第四输入晶体管的第二端和所述第五输入晶体管的第二端均与所述第六输入晶体管的第一端连接；
[0034]所述第四输入晶体管至第六输入晶体管为NMOS或PMOS；其中，
[0035]所述第四输入晶体管的控制端接收所述输入信号；所述第五输入晶体管的控制端
接收所述第二参考信号；所述第六输入晶体管的控制端接收第二反馈信号；
[0036]当所述第六输入晶体管受到所述第二反馈信号触发为导通状态时，所述第四输入晶体管根据所述输入信号产生所述第二数据端电压，并作用于第四耦合晶体管的控制端；所述第五输入晶体管根据所述第二参考信号产生所述第二参考端电压，并作用于第三耦合晶体管的控制端。
[0037]上述方案中，所述比较器还包括：第一复位电路和时钟开关电路；
[0038]通过所述第一复位电路连接所述第一输入电路与所述第二输入电路；所述第一复位电路还连接所述电源端或所述接地端；
[0039]所述时钟开关电路连接所述第一输入电路与所述第二输入电路；所述时钟开关电路还连接所述接地端或所述电源端；其中，
[0040]所述第一复位电路，用于在复位阶段对所述第一输入电路和所述第二输入电路复位；
[0041]所述时钟开关电路，用于在时钟信号的触发下，控制所述比较器的导通。
[0042]上述方案中，所述第一复位电路包括：第一复位晶体管和第二复位晶体管；
[0043]所述第一复位晶体管的第一端和所述第二复位晶体管的第一端连接所述电源端或所述接地端；所述第一复位晶体管的第二端连接所述第一输入电路；所述第二复位晶体管的第二端连接所述第二输入电路；
[0044]所述第一复位晶体管和所述第二复位晶体管为PM本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种比较器，其特征在于，包括：第二级电路、第一输入电路、第二输入电路、第一交叉耦合电路和第二交叉耦合电路；所述第一交叉耦合电路连接所述第一输入电路；所述第二交叉耦合电路连接所述第二输入电路；所述第一输入电路和所述第二输入电路还均与所述第二级电路连接；所述第二级电路连接电源端或接地端；其中，所述第一输入电路，用于在导通时的采样阶段根据输入信号和第一参考信号生成第一数据端电压和第一参考端电压；所述第一交叉耦合电路，用于将所述第一数据端电压和所述第一参考端电压相互正反馈，生成所述第一差分信号；所述第二输入电路，用于在导通时的采样阶段根据所述输入信号和第二参考信号生成第二数据端电压和第二参考端电压；所述第二交叉耦合电路，用于将所述第二数据端电压和所述第二参考端电压相互正反馈，生成所述第二差分信号；所述第二级电路，用于在重生阶段对所述第一差分信号或所述第二差分信号进行放大处理和锁存处理，以输出比较信号。2.根据权利要求1所述的比较器，其特征在于，所述第一交叉耦合电路包括：第一耦合晶体管和第二耦合晶体管；所述第一差分信号包括：第一参考端输出信号和第一数据端输出信号；所述第一耦合晶体管的第一端连接所述第二耦合晶体管的控制端，并连接到所述第一输入电路的第一输出端；所述第一耦合晶体管的控制端连接所述第二耦合晶体管的第一端，并连接到所述第一输入电路的第二输出端；所述第一耦合晶体管的第二端连接所述第二耦合晶体管的第二端，并连接到所述第一输入电路；所述第一耦合晶体管和所述第二耦合晶体管为NMOS或PMOS；其中，所述第一耦合晶体管，用于在采样阶段根据所述第一参考端电压对所述第一数据端电压正反馈，以得到所述第一数据端输出信号；所述第二耦合晶体管，用于在采样阶段根据所述第一数据端电压对所述第一参考端电压正反馈，以得到所述第一参考端输出信号。3.根据权利要求1所述的比较器，其特征在于，所述第二交叉耦合电路包括：第三耦合晶体管和第四耦合晶体管；所述第二差分信号包括：第二参考端输出信号和第二数据端输出信号；所述第三耦合晶体管的第一端连接所述第四耦合晶体管的控制端，并连接到所述第二输入电路的第一输出端；所述第三耦合晶体管的控制端连接所述第四耦合晶体管的第一端，并连接到所述第二输入电路的第二输出端；所述第三耦合晶体管的第二端连接所述第四耦合晶体管的第二端，并连接到所述第二输入电路；所述第三耦合晶体管和所述第四耦合晶体管为NMOS或PMOS；其中，所述第三耦合晶体管，用于在采样阶段根据所述第二参考端电压对所述第二数据端电压正反馈，以得到所述第二数据端输出信号；所述第四耦合晶体管，用于在采样阶段根据所述第二数据端电压对所述第二参考端电
压正反馈，以得到所述第二参考端输出信号。4.根据权利要求1所述的比较器，其特征在于，所述第一输入电路包括：第一输入晶体管、第二输入晶体管和第三输入晶体管；所述第一输入晶体管的第一端和所述第二输入晶体管的第一端分别连接所述第二级电路；所述第一输入晶体管的第二端和所述第二输入晶体管的第二端均与所述第三输入晶体管的第一端连接；所述第一输入晶体管至第三输入晶体管为NMOS或PMOS；其中，所述第一输入晶体管的控制端接收所述输入信号；所述第二输入晶体管的控制端接收所述第一参考信号；所述第三输入晶体管的控制端接收第一反馈信号；当所述第三输入晶体管受到所述第一反馈信号触发为导通状态时，所述第一输入晶体管根据所述输入信号产生所述第一数据端电压，并作用于第二耦合晶体管的控制端；所述第二输入晶体管根据所述第一参考信号产生所述第一参考端电压，并作用于第一耦合晶体管的控制端。5.根据权利要求1所述的比较器，其特征在于，所述第二输入电路包括：第四输入晶体管、第五输入晶体管和第六输入晶体管；所述第四输入晶体管的第一端和所述第五输入晶体管的第一端分别连接所述第二级电路；所述第四输入晶体管的第二端和所述第五输入晶体管的第二端均与所述第六输入晶体管的第一端连接；所述第四输入晶体管至第六输入晶体管为NMOS或PMOS；其中，所述第四输入晶体管的控制端接收所述输入信号；所述第五输入晶体管的控制端接收所述第二参考信号；所述第六输入晶体管的控制端接收第二反馈信号；当所述第六输入晶体管受到所述第二反馈信号触发为导通状态时，所述第四输入晶体管根据所述输入信号产生所述第二数据端电压，并作用于第四耦合晶体管的控制端；所述第五输入晶体管根据所述第二参考信号产生所述第二参考端电压，并作用于第三耦合晶体管的控制端。6.根据权利要求1所述的比较器，其特征在于，所述比较器还包括：第一复位电路和时钟开关电路；通过所述第一复位电路连接所述第一输入电路与所述第二输入电路；所述第一复位电路还连接所述电源端或所述接地端；所述时钟开关电路连接所述第一输入电路与所述第二输入电路；所述时钟开关电路还连接所述接地端或所述电源端；其中，所述第一复位电路，用于在复位阶段对所述第一输入电路和所述第二输入电路复位；所述时钟开关电路，用于在时钟信号的触发下，控制所述比较器的导通。7.根据权利要求6所述的比较器，其特征在于，所述第一复位电路包括：第一复位晶体管和第二复位晶体管；所述第一复位晶体管的第一端和所述第二复位晶体管的第一端连接所述电源端或所述接地端；所述第一复位晶体管的第二端连接所述第一输入电路；所...

【专利技术属性】
技术研发人员：谷银川，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：