一种基于时间戳的多通道采样同步方法技术

本发明专利技术公开了一种基于时间戳的多通道采样同步方法，先进行多ADC数据同步，再进行多通道采样同步；在多ADC数据同步时，通过FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记，然后FPGA使用千兆收发器接收多片ADC发送的串行通道数据流转换为并行数据，然后对每通道的并行数据进行调序以及增加动态延迟，最终形成最终的用户数据流；多通道采样同步时，先调节ADC时序，然后测量通道间延迟并校正。然后测量通道间延迟并校正。然后测量通道间延迟并校正。

【技术实现步骤摘要】
一种基于时间戳的多通道采样同步方法


[0001]本专利技术属于数字示波器
，更为具体地讲，涉及一种基于时间戳的多通道采样同步方法。

技术介绍

[0002]随着科研水平的不断提升，人们对高采样率示波器的需求不断增高。在核能谱测量中，对γ射线脉冲的识别要求采样率至少大于15MSPS，观测供电传输线上的浪涌电流时，浪涌的持续时间只有几百纳秒，高能加速器的微脉冲信号的时间精度在几百皮秒，在众多的科研场景下，只有足够高速的数据采集系统才能将信号完整地记录下来。因此，高性能示波器或数据采集系统逐渐开始使用新型GSPSADC(模数转换器)，这类ADC最大特点是由原先的并行LVDS接口进化为串行JESD204B接口。JESD204B接口相比与并行LVDS接口具有多种好处：吞吐量更大、传输线更少、器件封装更小等。然而在使用多片ADC构建高速数据采集系统时，多ADC的数据同步也成为一大难题。
[0003]现有的解决方案是利用JESD204B协议的确定性延迟特性实现多片同步。JESD204B协议为源源不断的数据流划分了两个边界：帧、多帧，其中多帧时钟的边界由LMFC(本地多帧时钟)确定。初始化时，发送器所有通道发送ILAS(初始通道对齐序列)，接收器所有通道接收ILAS，而每一个通道都包含一个弹性缓冲器，只要接收器所有通道在同一个多帧边界内接收
[0004]ILAS再同时释放弹性缓冲器就能实现通道数据对齐。但是在实际系统中，各通道的ILAS往往跨越一个多帧时钟边界，为此需要调节DTXLFMC(SYSREF有效沿到接收端LMFC的延迟)和DRXLMFC(SYSREF有效沿到发送端LMFC的延迟)使得各通道ILAS在同一个LMFC到达。
[0005]上述方法存在的问题有三点：1、调节DTXLMFC和DRXLMFC需要得到最大走线延迟、最小走线延迟、发送端输出延迟和接收端输入延迟，这些数据在一般条件下很难得到。2、对于诸如雷达系统的应用，需要使用成千上百转换器，计算难度直线上升。3、对于需要调整时钟相位的应用，调整时钟相位会破坏SYSREF信号与器件时钟的时序关系，确定性延迟可能会出现不确定性。4、只能对齐JESD204B数据传输链路，不能对模拟通道进行对齐和消除采样时钟偏斜带来的不同步。

技术实现思路

[0006]本专利技术的目的在于克服现有技术的不足，提供一种基于时间戳的多通道采样同步方法，在没有额外的硬件开销下，不仅能够对齐多条JESD204B高速串行数据链路，还能够减小由采样时钟偏斜和模拟通道不一致等原因产生的通道间延迟。
[0007]为实现上述专利技术目的，本专利技术一种基于时间戳的多通道采样同步方法，其特征在于，包括以下步骤：
[0008](1)、多ADC数据同步；
[0009](1.1)、利用晶振产生低频的源时钟信号并发送给双锁相环的时钟管理器；
[0010](1.2)、FPGA通过SPI通讯协议对时钟管理器进行寄存器初始化配置；初始化配置完成后，时钟管理器对低频的源时钟信号进行两级锁定和放大，再通过内部的时钟分配网络产生多路采样时钟SCLK和多路参考时钟REFCLK，其中，SCLK和REFCLK的数量与系统使用的ADC数量对应，SCLK发送给每片ADC，REFCLK发送给FPGA；
[0011](1.3)每片ADC在SCLK的驱动下对输入的模拟信号进行采样，将模拟信号转换为M个bit的采样点数据；随后，通过ADC内部的串行通道映射单元为M个bit的采样点数据添加W个bit的冗余控制位，形成M+W个bit的串行通道数据，默认情况下冗余控制位的值为0；
[0012](1.4)、FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记；
[0013]FPFA第一次发送的同步脉冲至时钟管理器后，时钟管理器内的时钟分配网络进行复位操作，使多路采样时钟SCLK的相位对齐，多路参考时钟REFCLK的相位对齐；随后，FPGA向时钟管理器发送SPI命令，一方面屏蔽时钟分配网络对同步脉冲的响应，另一方面打开脉冲分配网络对同步脉冲的响应；同时，FPGA还向ADC发送SPI命令，对ADC的默认寄存器数据进行改写，禁用ADC中默认的多帧时钟对齐功能，打开时间戳功能；
[0014]FPFA第二次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络进行复位操作，产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当FPGA内部的千兆收发器模块接收到参考脉冲SYSREF后，置高由FPGA发送到每个ADC的SYNCB信号，当ADC接收到被置高的SYNCB信号后，开始向FPGA传输串行通道数据流；
[0015]FPFA第三次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络再次进行复位操作，第二次产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当ADC接收到参考脉冲SYSREF后，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，并将其所对应的串行通道数据的冗余控制位中的某一位置1，其余位保持为0，从而完成时间戳标记；
[0016](1.5)、FPGA使用千兆收发器接收多片ADC发送的串行通道数据流，通过高速串行技术对每个通道的串行通道数据流进行解串、降速和升位宽，转换为K路并行数据，并通过时钟恢复技术提取出并行数据流的数据时钟DCLK；
[0017](1.6)、对每通道的K路并行数据进行调序：检测时间戳标记出现在并行数据的位置，记为L，1≤L≤K；将原并行数据的第1至L
‑
1路延迟两个DCLK周期，原并行数据的第L路至第K路延迟一个DCLK周期，形成延迟后的并行数据；最后将延迟后的并行数据按第L路至第K路、第1路至第L
‑
1路的顺序重新依次排列，形成调序后的并行数据；
[0018](1.7)、使用多片FIFO分别为每通道调序后的并行数据增加动态延迟，当某一通道调序后的并行数据被检测出含有时间戳标记位“1”时，则开启对应通道的FIFO的写使能；当所有通道调序后的并行数据均被检测出含有时间戳标记位“1”后，则开启所有通道的FIFO的读使能，且保持写使能开启，读写保持平衡，各通道并行数据被动态地增加延迟，形成最终的用户数据流；
[0019](2)、多通道采样同步；
[0020](2.1)、调节ADC时序；
[0021]通过SPI通讯协议回读ADC内部寄存器数据，监测ADC的SYSREF建立/保持时间窗口寄存器，若寄存器回读值为1，表示时序违例，即SYSREF的有效沿出现在SCLK有效沿的窗口
内，SYSREF不满足SCLK的时序条件，此时应逐步增加对应的发送至ADC的SYSREF延迟值，直至再次初始化后不显示时序违例，即回读值为0；
[0022](2.2)、对通道间延迟进行测量；
[0023](2.2.1)、选取一个通道作为基准通道，其余的通道作为待测通道；
[0024](2.2.2)、信号源输出已知频率的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于时间戳的多通道采样同步方法，其特征在于，包括以下步骤：(1)、多ADC数据同步；(1.1)、利用晶振产生低频的源时钟信号并发送给双锁相环的时钟管理器；(1.2)、FPGA通过SPI通讯协议对时钟管理器进行寄存器初始化配置；初始化配置完成后，时钟管理器对低频的源时钟信号进行两级锁定和放大，再通过内部的时钟分配网络产生多路采样时钟SCLK和多路参考时钟REFCLK，其中，SCLK和REFCLK的数量与系统使用的ADC数量对应，SCLK发送给每片ADC，REFCLK发送给FPGA；(1.3)每片ADC在SCLK的驱动下对输入的模拟信号进行采样，将模拟信号转换为M个bit的采样点数据；随后，通过ADC内部的串行通道映射单元为M个bit的采样点数据添加W个bit的冗余控制位，形成M+W个bit的串行通道数据，默认情况下冗余控制位的值为0；(1.4)、FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记；FPFA第一次发送的同步脉冲至时钟管理器后，时钟管理器内的时钟分配网络进行复位操作，使多路采样时钟SCLK的相位对齐，多路参考时钟REFCLK的相位对齐；随后，FPGA向时钟管理器发送SPI命令，一方面屏蔽时钟分配网络对同步脉冲的响应，另一方面打开脉冲分配网络对同步脉冲的响应；同时，FPGA还向ADC发送SPI命令，对ADC的默认寄存器数据进行改写，禁用ADC中默认的多帧时钟对齐功能，打开打开时间戳功能；FPFA第二次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络进行复位操作，产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当FPGA内部的千兆收发器模块接收到参考脉冲SYSREF后，置高由FPGA发送到每个ADC的SYNCB信号，当ADC接收到被置高的SYNCB信号后，开始向FPGA传输串行通道数据流；FPFA第三次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络再次进行复位操作，第二次产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当ADC接收到参考脉冲SYSREF后，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，并将其所对应的串行通道数据的冗余控制位中的某一位置1，其余位保持为0，从而完成时间戳标记；(1.5)、FPGA使用千兆收发器接收多片ADC发送的串行通道数据流，通过...

【专利技术属性】
技术研发人员：黄武煌，袁春友，蒋臻，杨扩军，张沁川，邱渡裕，叶芃，田书林，谭峰，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：