存储器器件和形成存储器器件的方法技术

本文公开了存储器器件和形成存储器器件的方法。存储器器件包括：电阻存储器阵列，包括第一电阻存储器单元；阶梯接触结构，与电阻存储器阵列相邻；以及金属间介电层，位于阶梯接触结构上方。存储器器件还包括：第一二极管和第二二极管，位于金属间介电层上方。存储器器件还包括：第一导电通孔，将第一二极管电耦接至第一电阻存储器单元的第一电阻器；以及第二导电通孔，将第二二极管电耦接至第一电阻存储器单元的第二电阻器。器单元的第二电阻器。器单元的第二电阻器。

【技术实现步骤摘要】
存储器器件和形成存储器器件的方法


[0001]本申请的实施例涉及存储器器件和形成存储器器件的方法。

技术介绍

[0002]半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
[0003]半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。

技术实现思路

[0004]本申请的一些实施例提供了一种存储器器件，包括：电阻存储器阵列，包括第一电阻存储器单元；阶梯接触结构，与所述电阻存储器阵列相邻；金属间介电层，位于所述阶梯接触结构上方；第一二极管和第二二极管，位于所述金属间介电层上方；第一导电通孔，将所述第一二极管电耦接至所述第一电阻存储器单元的第一电阻器；以及第二导电通孔，将所述第二二极管电耦接至所述第一电阻存储器单元的第二电阻器。
[0005]本申请的另一些实施例提供了一种存储器器件，包括：第一存储器单元，包括第一晶体管、第一电阻器和第二电阻器，其中，所述第一电阻器耦接至第一位线，并且所述第二电阻器耦接至第二位线；第一二极管，连接至所述第一电阻器的第一电极；第二二极管，连接至所述第二电阻器的第二电极，所述第一电阻器的所述第一电极位于所述第二电阻器的所述第二电极上方；第一导电通孔，连接至所述第一二极管；第二导电通孔，连接至所述第二二极管；以及金属间介电层，其中，所述第一二极管、所述第二二极管、所述第一导电通孔和所述第二导电通孔嵌入在所述金属间介电层中。
[0006]本申请的又一些实施例提供了一种形成存储器器件的方法，包括：在材料的多层堆叠件的第一区域中形成电阻存储器阵列，所述电阻存储器阵列包括第一存储器单元；通过形成与所述电阻存储器阵列相邻的阶梯接触结构来暴露所述第一存储器单元的第一电阻器和第二电阻器；在所述阶梯接触结构上方形成第一二极管，所述第一二极管电耦接至所述第一电阻器；以及在所述阶梯接触结构上方形成第二二极管，所述第二二极管电耦接至所述第二电阻器。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1示出了根据一些实施例的可以形成在衬底上方的器件结构的截面图。
[0009]图2至图7示出了根据实施例的在制造3D可堆叠电阻随机存取存储器(RRAM)阵列
中的中间阶段的立体图、截面图和顶视图。
[0010]图8示出了根据一些实施例的合并3D可堆叠RRAM阵列和第一阶梯接触结构的3D存储器器件的立体图。
[0011]图9、图10A和图10B示出了根据一些实施例的在形成第一阶梯接触结构中的中间步骤的截面图。
[0012]图11是表示根据一些实施例的3D存储器器件的堆叠存储器单元和第一阶梯接触结构的若干截面图的二维图。
[0013]图12是根据一些实施例的用于堆叠存储器单元的等效电路的电路图。
[0014]图13示出了根据一些实施例的互连结构的截面图。
[0015]图14A示出了根据一些其它实施例的合并3D可堆叠RRAM阵列和第二阶梯接触结构的第二3D存储器器件的立体图。
[0016]图14B示出了根据一些实施例的阶梯接触结构的截面图。
[0017]图15是表示根据一些实施例的第二3D存储器器件的堆叠存储器单元和第二阶梯接触结构的若干截面图的二维图。
[0018]图16示出了根据一些其它实施例的阶梯接触结构的截面图。
[0019]图17是表示根据一些其它实施例的第二3D存储器器件的堆叠存储器单元和阶梯接触结构的若干截面图的二维图。
具体实施方式
[0020]以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0021]此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0022]本专利技术的各个实施例提供了包括多个堆叠存储器单元(例如，1T2R存储器单元)的3维(3D)存储器阵列(例如，RRAM存储器阵列)，并且其包括在存储器单元的第一电阻器上方形成电连接至存储器单元的第一电阻器的第一二极管以及在存储器单元的第二电阻器上方形成电连接至存储器单元的第二电阻器的第二二极管。因此，第一二极管和第二二极管在本文中可以称为BEOL兼容二极管。此外，3D存储器阵列和阶梯接触结构可以由在制造工艺中使用的材料的多层堆叠件形成。所得3D存储器阵列也可以具有减小的高度和/或增加的器件密度。此外，本专利技术的实施例提供了存储器单元(例如，1T2R)，其防止在对存储器单元的目标电阻器的写入操作期间的写入干扰问题。例如，在对存储器单元的目标电阻器的
写入操作期间，由于电连接至非目标电阻器的二极管，防止了泄漏电流流过存储器单元的非目标电阻器的位线。
[0023]图1至图7示出了根据一些实施例的制造3D存储器阵列的各个中间步骤的截面图。在图1中，示出了器件结构103。器件结构103包括衬底50，其可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，利用p型掺杂剂或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
[0024]图1还示出了器件结构103的可以在衬底50上方形成的电路。电路包括位于衬底50的顶面处的有源器件本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器器件，包括：电阻存储器阵列，包括第一电阻存储器单元；阶梯接触结构，与所述电阻存储器阵列相邻；金属间介电层，位于所述阶梯接触结构上方；第一二极管和第二二极管，位于所述金属间介电层上方；第一导电通孔，将所述第一二极管电耦接至所述第一电阻存储器单元的第一电阻器；以及第二导电通孔，将所述第二二极管电耦接至所述第一电阻存储器单元的第二电阻器。2.根据权利要求1所述的存储器器件，其中，所述第一导电通孔连接至所述第一电阻器的第一顶部电极，并且其中，所述第二导电通孔连接至所述第二电阻器的第二顶部电极。3.根据权利要求2所述的存储器器件，其中，第一位线电耦接至所述第一电阻器，并且第二位线电耦接至所述第二电阻器，其中，所述第一位线和所述第二位线至少部分设置在所述第一电阻存储器单元中。4.根据权利要求3所述的存储器器件，其中，所述第一位线连接至所述第一电阻器的第一电阻存储器膜，并且其中，所述第二位线连接至所述第二电阻器的第二电阻存储器膜。5.根据权利要求4所述的存储器器件，其中，所述第一电阻存储器单元包括第一晶体管，所述存储器器件还包括：第三导电通孔，连接至第一源极线，所述第一源极线电耦接至所述第一晶体管；以及第四导电通孔，连接至第二源极线，所述第二源极线电耦接至所述第一晶体管。6.根据权利要求5所述的存储器器件，其中，所述第一晶体管包括围绕所述第一晶体管的沟道区域的栅极电介质和全环绕栅极，其中，所述第一晶体管的所述沟道区域将所述第一源极线与所述第二源极线分隔开并且将所述第一位线与所述第二位线分隔开。7....

【专利技术属性】
技术研发人员：林孟汉，张志宇，贾汉中，杨世海，林佑明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：