半导体装置的制造方法制造方法及图纸

本发明专利技术提供一种半导体装置的制造方法，具有：在具有由栅极覆盖呈鳍状隆起的源极和漏极的构造的晶体管上形成第一绝缘膜的工序；牺牲膜形成工序；形成具有所希望的图案的硬掩模膜的工序；在硬掩模膜之上形成切割掩模的工序；仅使用切割掩模作为蚀刻掩模来仅去除硬掩模膜的局部的工序；第一开口形成工序；在第一开口形成材料与第一绝缘膜不同的第二绝缘膜的工序；第二绝缘膜形成工序之后，通过去除牺牲膜，至少在将源极的局部与布线层电连接的位置或者将源极的局部漏极与布线层电连接的位置形成第二开口的工序；以及在第二开口形成接触插件的工序，所希望的图案是使形成接触插件的位置的硬掩模膜残存而形成的图案。位置的硬掩模膜残存而形成的图案。位置的硬掩模膜残存而形成的图案。

【技术实现步骤摘要】
半导体装置的制造方法
[0001]本申请是申请号为“2016 8 0047 624.6(国际申请号：PCT/JP2016/068981)”、申请日为2016年06月27日、申请人为“东京毅力科创株式会社”、专利技术名称为“半导体装置的制造方法”的申请的分案申请


[0002]本专利技术涉及半导体装置的制造方法。

技术介绍

[0003]以往，已知具有由栅极从左右这两个方向或者左右和上方这三个方向覆盖呈鳍状隆起的源极和漏极的构造的鳍式场效应晶体管(FinFET)。
[0004]在FinFET中，通过蚀刻在形成于源极和漏极之上的PMD(Pre Metal Dielectric：金属前介质)膜等绝缘膜的局部形成开口，在形成了开口的部分形成接触插件(contact Plug)，由此将源极和漏极与布线层电连接。然而，随着图案的微细化，而产生因曝光精度、分辨率所致的错位，有时难以在所希望的位置形成开口。
[0005]因此，使用名为自对准接触(SAC：Self
‑
Aligned Contact)的方法，在形成PMD膜之前，使用材料与PMD膜不同的绝缘膜覆盖栅极，通过高选择比蚀刻，形成开口(例如，参见专利文献1)。
[0006]专利文献1：日本特开2014
‑
531770号公报
[0007]然而，在上述方法中，在利用高选择比蚀刻形成开口时，有时覆盖栅极的绝缘膜的局部会被蚀刻。若像上述那样使覆盖栅极的绝缘膜的局部受到蚀刻，则在形成了开口的部分形成的接触插件与栅极两者的线间距离变短，因此在接触插件与栅极两者的线间会产生漏电流的增大或者短路。
[0008]因此，追求能够抑制漏电流、短路的半导体装置的制造方法。

技术实现思路

[0009]为了实现上述目的，本专利技术的一个方式所涉及的半导体装置的制造方法具有：第一绝缘膜形成工序，在该工序中，以覆盖晶体管的栅极的表面的至少局部的方式形成第一绝缘膜，所述晶体管具有由所述栅极覆盖呈鳍状隆起的源极和漏极的构造；牺牲膜形成工序，在该工序中，在所述第一绝缘膜之上形成牺牲膜；硬掩模图案形成工序，在该工序中，在所述牺牲膜之上形成具有所希望的图案的硬掩模膜；第一开口形成工序，在该工序中，通过将所述硬掩模膜作为蚀刻掩模，去除所述牺牲膜的局部，来形成第一开口；第二绝缘膜形成工序，在该工序中，在所述第一开口形成材料与所述第一绝缘膜不同的第二绝缘膜；第二开口形成工序，其在所述第二绝缘膜形成工序之后，通过去除所述牺牲膜，而至少在将所述源极的局部与布线层电连接的位置或者在将所述漏极与布线层电连接的位置形成第二开口；以及接触插件形成工序，在该工序中，在所述第二开口形成接触插件。
[0010]根据公开的半导体装置的制造方法，能够抑制漏电流、短路。
附图说明
[0011]图1是示出本实施方式的半导体装置的制造方法的一例的流程图。
[0012]图2是示出本实施方式的半导体装置的制造方法的一例的工序图(1)。
[0013]图3是示出本实施方式的半导体装置的制造方法的一例工序图(2)。
[0014]图4是示出本实施方式的半导体装置的制造方法的一例的工序图(3)。
[0015]图5是示出本实施方式的半导体装置的制造方法的一例的工序图(4)。
[0016]图6是示出本实施方式的半导体装置的制造方法的一例的工序图(5)。
[0017]图7是示出本实施方式的半导体装置的制造方法的一例的工序图(6)。
[0018]图8是示出本实施方式的半导体装置的制造方法的一例的工序图(7)。
[0019]图9是示出本实施方式的半导体装置的制造方法的一例的工序图(8)。
[0020]图10是示出本实施方式的半导体装置的制造方法的一例的工序剖视图(9)。
[0021]图11是示出硬掩模图案形成工序的一例的流程图。
[0022]图12A是示出硬掩模图案形成工序的一例的工序图(1)。
[0023]图12B是示出硬掩模图案形成工序的一例的工序图(1)。
[0024]图13A是示出硬掩模图案形成工序的一例的工序图(2)。
[0025]图13B是示出硬掩模图案形成工序的一例的工序图(2)。
[0026]图14A是示出硬掩模图案形成工序的一例的工序图(3)。
[0027]图14B是示出硬掩模图案形成工序的一例的工序图(3)。
[0028]图15A是示出硬掩模图案形成工序的一例的工序图(4)。
[0029]图15B是示出硬掩模图案形成工序的一例的工序图(4)。
[0030]图16是对本实施方式的半导体装置的制造方法的作用和效果进行说明的图(1)
[0031]图17是对本实施方式的半导体装置的制造方法的作用和效果进行说明的图(2)
[0032]图18是对本实施方式的半导体装置的制造方法的作用和效果进行说明的图(3)
[0033]图19是对本实施方式的半导体装置的制造方法的作用和效果进行说明的图(4)。
[0034]附图标记说明
[0035]102
…
栅极；104
…
盖介电膜；106
…
第一绝缘膜；108
…
牺牲膜；110
…
保护膜；112
…
硬掩模膜；112a
…
硬掩模图案；112l
…
线图案；112s
…
间隔图案；114
…
第一开口；116
…
第二绝缘膜；118
…
第二开口；120
…
接触插件；152
…
蚀刻掩模；154
…
第一切割掩模；156
…
第二切割掩模。
具体实施方式
[0036]以下，参照附图说明本专利技术的具体实施方式。此外，在本说明书和附图中，对实质上相同的结构标注相同的附图标记，省略重复说明。
[0037]以下，作为半导体装置，以制造具有由栅极从左右和上方这三个方向覆盖呈鳍状隆起的源极和漏极的构造的FinFET的情况为例进行说明，但并不局限于该方式。作为半导体装置，例如也可以是具有由栅极从左右两个方向覆盖呈鳍状隆起的源极和漏极的构造的FinFET。
[0038]在本实施方式的半导体装置的制造方法中，首先，在供形成将呈鳍状隆起的源极和漏极与布线层电连接的接触插件的位置形成牺牲膜，并且在不形成接触插件的位置形成
材料与牺牲膜不同的绝缘膜。进而，在残留有绝缘膜的状态下，去除牺牲膜，在去除了牺牲膜的部分，形成接触插件。由此，能够制造经由接触插件将所希望的源极和漏极(以下亦称“源极/漏极区域”)与布线层电连接的FinFET，另外，能够抑制漏电流、短路。能够抑制漏电流、短路的理由将在后面阐述。
[0039]以下，详细说明本实施方式的半导体装置的制造方法。图1是示出本实施方式的半导体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置的制造方法，其中，具有：第一绝缘膜形成工序，在该工序中，以覆盖晶体管的栅极的表面的至少局部的方式形成第一绝缘膜，所述晶体管具有由所述栅极覆盖呈鳍状隆起的源极和漏极的构造；牺牲膜形成工序，在该工序中，在所述第一绝缘膜之上形成牺牲膜；硬掩模图案形成工序，在该工序中，在所述牺牲膜之上形成具有所希望的图案的硬掩模膜；形成切割掩模的工序，在该工序中，在所述硬掩模膜之上形成切割掩模；仅去除所述硬掩模膜的局部的工序，在该工序中，使用所述切割掩模作为蚀刻掩模来仅去除所述硬掩模膜的局部；第一开口形成工序，在该工序中，通过将所述硬掩模膜作为蚀刻掩模，去除所述牺牲膜的局部，来形成第一开口；第二绝缘膜形成工序，在该工序中，在所述第一开口形成材料与所述第一绝缘膜不同的第二绝缘膜；第二开口形成工序，其在所述第二绝缘膜形成工序之后，通过去除所述牺牲膜，而至少在将所述源极的局部与布线层电连接的位置或者在将所述漏极与布线层电连接的位置形成第二开口；以及接触插件形成工序，在该工序中，在所述第二开口形成接触插件，所述所希望的图案，是使形成所述接触插件的位置的所述硬掩模膜残存而形成的图案。2.根据权利要求1所述的半导体装置的制造方法，其中，所...

【专利技术属性】
技术研发人员：八田浩一，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：