制造半导体器件的方法技术

在制造半导体器件的方法中，在衬底上方形成牺牲栅极结构。牺牲栅极结构包括牺牲栅电极。在牺牲栅极结构上方形成第一介电层。在第一介电层上方形成第二介电层。平坦化第二介电层和第一介电层并且使第二介电层和第一介电层凹进，并且牺牲栅极结构的上部暴露，而牺牲栅极结构的下部嵌入在第一介电层中。在暴露的牺牲栅极结构上方和第一介电层上方形成第三介电层。在第三介电层上方形成第四介电层。平坦化第四介电层和第三介电层，并且牺牲栅电极暴露，并且第三介电层的一部分保留在凹进的第一介电层上。去除牺牲栅电极。一介电层上。去除牺牲栅电极。一介电层上。去除牺牲栅电极。

【技术实现步骤摘要】
制造半导体器件的方法


[0001]本申请的实施例涉及制造半导体器件的方法。

技术介绍

[0002]随着半导体工业为了追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，制造和设计问题带来的挑战导致了三维设计的发展，诸如多栅极场效应晶体管(FET)，包括鳍式FET(FinFET)和全环栅(GAA)FET。在FinFET中，栅电极与沟道区域的三个侧面相邻，其中栅极介电层介于其间。FinFET的栅电极包括通过栅极替换技术形成的一层或多层金属材料。

技术实现思路

[0003]本申请的一些实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成牺牲栅极结构，所述牺牲栅极结构包括牺牲栅电极；在所述牺牲栅极结构上方形成第一介电层；在所述第一介电层上方形成第二介电层；平坦化所述第二介电层和所述第一介电层并且使所述第二介电层和所述第一介电层凹进，从而使得所述牺牲栅极结构的上部暴露，而所述牺牲栅极结构的下部嵌入在所述第一介电层中；在所述暴露的牺牲栅极结构上方和所述第一介电层上方形成第三介电层；在所述第三介电层上方形成第四介电层；平坦化所述第四介电层和所述第三介电层，从而使得所述牺牲栅电极暴露，并且所述第三介电层的一部分保留在所述凹进的第一介电层上；以及去除所述牺牲栅电极。
[0004]本申请的另一些实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成牺牲栅极结构，其中，所述牺牲栅极结构的每个包括牺牲栅电极，并且所述牺牲栅极结构的每个的上部暴露，而所述牺牲栅极结构的每个的下部嵌入在第一介电层中；在所述暴露的牺牲栅极结构上方和所述第一介电层上方形成第二介电层；在所述第二介电层上方形成第三介电层；平坦化所述第三介电层和所述第二介电层，从而使得所述牺牲栅电极暴露，并且所述第二介电层的一部分保留在所述凹进的第一介电层上；以及从所述牺牲栅极结构的每个中去除所述牺牲栅电极，从而形成栅极间隔，其中，粗糙图案区域处的凹陷量为1nm至5nm，其中在所述粗糙图案区域中，相邻牺牲栅极结构之间的距离为50nm或更大。
[0005]本申请的又一些实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成下面的结构，其中，所述下面的结构的每个的上部暴露，而所述下面的结构的每个的下部嵌入在第一介电层中；在所述暴露的下面的结构上方和所述第一介电层上方形成第二介电层；在所述第二介电层上方形成第三介电层；以及平坦化所述第三介电层和所述第二介电层，从而使得所述下面的结构暴露，并且所述第二介电层的一部分保留在所述凹进的第一介电层上，其中，平坦化所述第三介电层和所述第二介电层包括：第一化学机械抛光(CMP)工艺，用于蚀刻所述第三介电层；第二化学机械抛光工艺，用于蚀刻所述第二介电层，当所述下面的结构的一部分暴露时结束；以及第三化学机械抛光工艺，用于使所述第二介电层和所述下面的结构凹进。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0008]图2示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0009]图3示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0010]图4示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0011]图5示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0012]图6示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0013]图7示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0014]图8示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0015]图9示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0016]图10示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0017]图11示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0018]图12示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0019]图13示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0020]图14示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0021]图15示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0022]图16示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的阶段中的一个。
[0023]图17A、图17B、图17C和图17D示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的各个阶段。
[0024]图18A、图18B、图18C、图18D和图18E示出了根据本专利技术的实施例的用于制造半导
体器件的顺序工艺的各个阶段。
[0025]图19A、图19B、图19C和图19D示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的各个阶段中的一个。
[0026]图20A、图20B和图20C示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的各个阶段中的一个。
[0027]图21A、图21B和图21C示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的各个阶段中的一个。
[0028]图22A、图22B和图22C示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的各个阶段中的一个。
[0029]图23A、图23B和图23C示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的各个阶段。
[0030]图24A、图24B和图24C示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的各个阶段。
具体实施方式
[0031]应该理解，以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于器件的工艺条件和/或期望的特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各个部件。
[0032]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，包括：在衬底上方形成牺牲栅极结构，所述牺牲栅极结构包括牺牲栅电极；在所述牺牲栅极结构上方形成第一介电层；在所述第一介电层上方形成第二介电层；平坦化所述第二介电层和所述第一介电层并且使所述第二介电层和所述第一介电层凹进，从而使得所述牺牲栅极结构的上部暴露，而所述牺牲栅极结构的下部嵌入在所述第一介电层中；在所述暴露的牺牲栅极结构上方和所述第一介电层上方形成第三介电层；在所述第三介电层上方形成第四介电层；平坦化所述第四介电层和所述第三介电层，从而使得所述牺牲栅电极暴露，并且所述第三介电层的一部分保留在所述凹进的第一介电层上；以及去除所述牺牲栅电极。2.根据权利要求1所述的方法，其中，所述第一介电层包括基于氧化硅的材料，并且所述第二介电层包括与所述第一介电层不同的基于氮化硅的材料。3.根据权利要求1所述的方法，其中，所述第三介电层包括基于氮化硅的材料，并且所述第四介电层包括与所述第三介电层不同的基于氧化硅的材料。4.根据权利要求1所述的方法，其中，平坦化所述第二介电层和所述第一介电层并且使所述第二介电层和所述第一介电层凹进包括：第一化学机械抛光(CMP)工艺，用于蚀刻所述第二介电层；第二化学机械抛光工艺，用于蚀刻所述第一介电层，当所述牺牲栅电极暴露时结束；以及第三蚀刻工艺，用于使所述第一介电层凹进。5.根据权利要求1所述的方法，其中，平坦化所述第四介电层和所述第三介电层包括：第一化学机械抛光(CMP)工艺，用于蚀刻所述第四介电层；第二化学机械抛光工艺，用于蚀刻所述第三介电层，当所述牺牲栅电极暴露时结束；以及第三化学机械抛光工艺，用于使所述第三介电层和所述牺牲栅电极凹进。6.根据权利要求5所述的方法，其中：所述第一化学机械抛光工艺包括第一终点检测和在检测所述第一终点之后的第一过抛光，所述第二化学机械抛光工艺包括第二终点检测和在检测...

【专利技术属性】
技术研发人员：魏宇晨，巫丰印，谢子逸，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：