用于执行刷新操作的器件制造技术

用于执行刷新操作的装置包括行控制电路和行解码器。行控制电路被配置为基于刷新信号生成用于控制第一存储体的激活操作的存储体激活信号和行地址。行控制电路还被配置为基于电力控制信号生成用于控制第二存储体的激活操作的存储体激活信号。所述行解码器被配置为接收存储体激活信号和行地址，以控制第一存储体和第二存储体的激活操作。体和第二存储体的激活操作。体和第二存储体的激活操作。

【技术实现步骤摘要】
用于执行刷新操作的器件
[0001]相关申请的交叉引用
[0002]本申请要求2020年4月16日提交的申请号为10-2020-0046330的韩国申请的优先权，其全部内容通过引用合并于此。


[0003]本专利技术的实施例涉及用于执行刷新操作的器件。

技术介绍

[0004]不同于静态随机存取存储(SRAM)器件和快闪存储器件，即使供应了电源电压，动态随机存取存储(DRAM)半导体器件也会随着时间的经过而丢失存储在其单元阵列中的信息(即，数据)。因此，DRAM器件可以周期性地执行用于感测和放大存储在单元阵列中的数据的电平的操作，以防止存储在单元阵列中的数据丢失。用于感测和放大存储在单元阵列中的数据的电平的操作可以被称为刷新操作。可以通过在设置于存储体的单元阵列中的存储器单元的数据保持时间内至少一次激活单元阵列中的字线来执行刷新操作，以感测和放大数据的电平。数据保持时间可以对应于存储器单元在不进行刷新操作的情况下可以保持用于显示原始数据所需的最小电荷的最大时间。

技术实现思路

[0005]根据一个实施例，一种用于执行刷新操作的装置包括行控制电路和行解码器。所述行控制电路被配置为基于刷新信号生成用于控制第一存储体的激活操作的存储体激活信号和行地址。另外，所述行控制电路被配置为基于电力控制信号生成用于控制第二存储体的激活操作的所述存储体激活信号。所述行解码器被配置为接收所述存储体激活信号和所述行地址，以控制所述第一存储体和所述第二存储体的激活操作。所述电力控制信号被生成为控制对供应至位线感测放大器的电力信号的驱动，以对所述第一存储体执行激活操作。
[0006]根据另一个实施例，一种用于执行刷新操作的装置包括：区段信号生成电路、第一存储体激活信号生成电路和第二存储体激活信号生成电路。所述区段信号生成电路被配置为基于所述刷新信号生成区段信号。所述第一存储体激活信号生成电路被配置为基于所述区段信号生成被激活的存储体激活信号的第一位信号，以对第一存储体执行激活操作。所述第二存储体激活信号生成电路被配置为基于所述区段信号和电力控制信号生成被激活的所述存储体激活信号的第二位信号，以对第二存储体执行激活操作。所述电力控制信号被生成为控制对供应至位线感测放大器的电力信号的驱动，以对所述第一存储体执行激活操作。
附图说明
[0007]图1是图示根据本公开的一个实施例的半导体器件的配置的框图。
[0008]图2是图示包括在图1所示的半导体器件中的存储体控制电路的配置的框图。
[0009]图3是图示包括在图2所示的存储体控制电路中的第一存储体激活信号生成电路的电路图。
[0010]图4是图示包括在图2所示的存储体控制电路中的第一存储体复位信号生成电路的配置的框图。
[0011]图5是图示包括在图2所示的存储体控制电路中的第二存储体激活信号生成电路的电路图。
[0012]图6图示包括在图1所示的半导体器件中的行地址生成电路。
[0013]图7图示包括在图1所示的半导体器件中的电力控制电路的配置。
[0014]图8是图示图7所示的电力控制电路的操作的时序图。
[0015]图9是图示包括在图1所示的半导体器件中的电力供应电路的电路图。
[0016]图10图示包括在图1所示的半导体器件中的数据存储电路的配置。
[0017]图11是图示包括在图1所示的半导体器件中的感测放大电路的位线感测放大器的电路图。
[0018]图12是图示图11所示的位线感测放大器的操作的时序图。
[0019]图13是图示图10所示的数据存储电路的刷新操作的流程图。
[0020]图14至图17图示在图1所示的半导体器件中执行的刷新操作期间用于顺序地生成第一存储体激活信号和第二存储体激活信号的操作。
具体实施方式
[0021]在以下对实施例的描述中，当一个参数被称为“预定的”时，其可以旨在意味着当在过程或算法中使用该参数时，预先确定该参数的值。该参数的值可以在过程或算法开始时设定，或者可以在过程或算法执行时设定。
[0022]将理解的是，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开，并不表示元件的总数或顺序。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其它实施例中被称为第二元件，反之亦然。
[0023]此外，将理解的是，当一个元件被称为“连接”或“耦接”到另一个元件时，其可以直接连接或耦接至另一个元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一个元件时，则不存在中间元件。
[0024]逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，可以将逻辑“高”电平设定为比逻辑“低”电平的电压电平更高的电压电平。此外，根据实施例，可以将信号的逻辑电平设定为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另一个实施例中设定为具有逻辑“低”电平。
[0025]在下文中，参照附图详细地描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明性目的，并非旨在限制本公开的范围。
[0026]图1是图示根据本公开的实施例的半导体器件10的配置的框图。如图1所示，半导
体器件10可以包括：命令解码器100、行控制电路110、感测放大控制电路120、电力控制电路130、电力供应电路140、数据存储电路150、行解码器160和感测放大电路170。
[0027]命令解码器(COM_DEC)100可以从外部装置接收命令COM。外部装置可以包括与控制器或主机相对应的处理器或测试装置。命令解码器100可以解码命令COM以激活用于执行刷新操作的刷新信号REFP。尽管在本实施例中利用具有逻辑“高”电平的脉冲来激活刷新信号REFP，但是本实施例仅是本公开的示例。因此，在一些其它实施例中，可以采用各种不同方式中的一种来激活刷新信号REFP。
[0028]行控制电路110可以包括存储体控制电路(BK_CTR)111和行地址生成电路(RA_GEN)113。存储体控制电路111可以从命令解码器100接收刷新信号REFP，并且还可以从电力控制电路130接收第一电力控制信号SAP1_BK。每当刷新信号REFP被激活时，存储体控制电路111可以生成存储体激活信号BACT以对包括在数据存储电路150中的多个存储体顺序地执行激活操作。可以将存储体激活信号BACT设定为包括多个位，位的数目等于包括在数据存储电路150中的存储体的数目。例如，当数据存储电路150被设计为具有四个存储体时，可以将存储体激活信号BACT设定为具有四个位。尽管在本实施例中将包括在数据存储电路150中的存储体的数目本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于执行刷新操作的装置，所述装置包括：行控制电路，其被配置为基于刷新信号生成用于控制第一存储体的激活操作的存储体激活信号和行地址，并且被配置为基于电力控制信号生成用于控制第二存储体的激活操作的所述存储体激活信号；以及行解码器，其被配置为接收所述存储体激活信号和所述行地址，以控制所述第一存储体和所述第二存储体的激活操作，其中，所述电力控制信号被生成为控制对供应至位线感测放大器的电力信号的驱动，以对所述第一存储体执行激活操作。2.根据权利要求1所述的装置，其中，所述行控制电路被配置为：激活所述存储体激活信号的第一位信号，以对所述第一存储体执行激活操作；以及激活所述存储体激活信号的第二位信号，以对所述第二存储体执行激活操作。3.根据权利要求1所述的装置，其中，所述行地址包括第一行地址和第二行地址；以及其中，所述行控制电路被配置为当所述刷新信号被激活时顺序地生成所述第一行地址和所述第二行地址。4.根据权利要求3所述的装置，其中，所述行控制电路被配置为生成所述第一行地址，以选择所述第一存储体的第一字线和所述第二存储体的第一字线；以及其中，所述行控制电路被配置为生成所述第二行地址，以选择所述第一存储体的第二字线和所述第二存储体的第二字线。5.根据权利要求1所述的装置，其中，所述电力控制信号被激活以执行所述位线感测放大器的偏移去除操作和过驱动操作。6.根据权利要求1所述的装置，其中，所述电力信号由外部装置提供。7.根据权利要求1所述的装置，其中，所述行控制电路包括：区段信号生成电路，其被配置为基于所述刷新信号生成区段信号；以及第一存储体激活信号生成电路，其被配置为基于所述区段信号生成所述存储体激活信号的第一位信号，所述存储体激活信号的第一位信号被激活以对所述第一存储体执行激活操作。8.根据权利要求7所述的装置，其中，所述区段信号生成电路被配置为：当所述刷新信号被激活时，生成被激活的所述区段信号；以及当对所有所述第一存储体和所述第二存储体的激活操作终止时，生成被去激活的所述区段信号。9.根据权利要求7所述的装置，其中，所述第一存储体激活信号生成电路被配置为：当所述区段信号被激活时，生成被激活的所述存储区激活信号的第一位信号；以及当存储体复位信号的第一位信号被激活时，生成被去激活的所述存储体激活信号的第一位信号。10.根据权利要求9所述的装置，其中，所述行控制电路还包括第一存储体复位信号生成电路，所述第一存储体复位信号生成电路被配置为生成所述存储体复位信号的第一位信号，所述存储体复位信号的第一位信号与所述第一存储体的激活操作终止时的时间点同步
被激活。11.根据权利要求7所述的装置，其中，所述行控制电路还包括第二存储体激活信号生成电路，所述第二存储体激活信号生成电路被配置为基于所述区段信号和所述电力控制信号生成所述存储体激活信号的第二位信号，所述存储体激活信号的第二位信号被激活，以...

【专利技术属性】
技术研发人员：金敬默，金度鸿，金雄来，朴相一，尹相又，韩宗石，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：