静电保护电路制造技术

本发明专利技术实施例提供了一种静电保护电路，与内部电路连接，所述静电保护电路包括：第一电路、与所述第一电路并联的第一二极管、第二电路以及与所述第二电路并联的第二二极管；其中，所述第一电路连接在电源焊盘和内部电路输入端之间，所述第二电路连接在所述内部电路输入端和接地焊盘之间；所述第一电路和所述第二电路为二极管辅助触发晶闸管电路。本发明专利技术的技术方案可以提高芯片的充电器件模型的静电保护能力。护能力。护能力。

【技术实现步骤摘要】
静电保护电路


[0001]本专利技术涉及半导体
，具体而言，涉及一种静电保护电路。

技术介绍

[0002]当前，半导体的制程越来越先进，沟道长度越来越短，结深(junction depth)越来越浅，硅化物的应用，轻掺杂的应用，氧化层越来越薄，ESD(electrostatic discharge，静电放电)设计的window(窗口)越来越小，ESD保护设计面临的挑战越来越大。
[0003]常规的CDM(Charged Device Model，充电器件模型)静电保护电路中，输入缓冲器中的MOS(Metal Oxide Semiconductor，金属氧化物半导体)器件的氧化层的击穿电压大于用于进行静电保护的MOS器件的结(junction)击穿电压。然而伴随着先进制程的开发，氧化层的击穿电压已经变得小于结击穿电压，原来的ESD设计window已不存在。
[0004]如何提高先进制程集成电路产品的CDM静电保护是当前亟需解决的技术问题。
[0005]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本专利技术的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0006]本专利技术实施例的目的在于提供一种静电保护电路，进而至少在一定程度上提高芯片的充电器件模型的静电保护能力。
[0007]本专利技术的其它特性和优点将通过下面的详细描述变得显然，或部分地通过本专利技术的实践而习得。
[0008]根据本专利技术实施例的第一方面，提供了一种静电保护电路，与内部电路连接，所述静电保护电路包括：第一电路、与所述第一电路并联的第一二极管、第二电路以及与所述第二电路并联的第二二极管；其中，所述第一电路连接在电源焊盘和内部电路输入端之间，所述第二电路连接在所述内部电路输入端和接地焊盘之间；所述第一电路和所述第二电路为二极管辅助触发晶闸管电路。
[0009]在一些实施例中，所述第一电路包括第一PNP晶体管和第一NPN晶体管，所述第一PNP晶体管的发射极与所述电源焊盘连接，所述第一PNP晶体管的基极与所述第一NPN晶体管的集电极连接后通过串联的至少一个第三二极管与所述内部电路输入端连接，所述第一PNP晶体管的集电极与所述第一NPN晶体管的基极连接后通过第一电阻与所述内部电路输入端连接，所述第一NPN晶体管的发射极与所述内部电路输入端连接；所述第一二极管的负极与所述电源焊盘连接；所述第二电路包括第二PNP晶体管和第二NPN晶体管，所述第二PNP晶体管的发射极与所述内部电路输入端连接，所述第二PNP晶体管的基极与所述第二NPN晶体管的集电极连接后通过串联的至少一个第四二极管与所述接地焊盘连接，所述第二PNP晶体管的集电极与所述第二NPN晶体管的基极连接后通过第二电阻与所述接地焊盘连接；所述第二二极管的正极与所述接地焊盘连接。
[0010]在一些实施例中，所述静电保护电路还包括连接于所述电源焊盘和输入焊盘之间
的第五二极管和连接于所述输入焊盘和所述接地焊盘之间的第六二极管；其中，所述第五二极管的正极与所述输入焊盘连接，所述第六二极管的正极与所述接地焊盘连接。
[0011]在一些实施例中，所述静电保护电路还包括连接于所述输入焊盘和所述内部电路输入端之间的输入电阻。
[0012]在一些实施例中，所述接地焊盘和电源焊盘均位于裸片上，所述裸片的衬底中设置有第一阱、第二阱和第三阱，所述衬底为P型衬底，所述第一阱、第二阱和第三阱均为N阱；所述第一阱包含第一P型重掺杂区和第一N型重掺杂区，所述电源焊盘与所述第一P型重掺杂区电连接；所述第二阱包含第二P型重掺杂区和第二N型重掺杂区，所述第二P型重掺杂区和所述第一N型重掺杂区电连接；所述第三阱包含第三P型重掺杂区和第三N型重掺杂区，所述第三P型重掺杂区与所述第二N型重掺杂区电连接；所述内部电路输入端与所述第三N型重掺杂区电连接。
[0013]在一些实施例中，所述第一P型重掺杂区、所述第一阱、所述衬底形成第一PNP晶体管；所述第一阱、所述衬底、所述第三阱形成第一NPN晶体管。
[0014]在一些实施例中，所述第一阱至所述第三阱之间形成第一电阻。
[0015]在一些实施例中，所述第三阱与所述第一阱之间形成第一二极管。
[0016]在一些实施例中，所述衬底中设置有第四阱、第五阱和第六阱，所述第四阱、所述第五阱和所述第六阱均为N阱；所述第四阱包含第四P型重掺杂区和第四N型重掺杂区，所述内部电路输入端与所述第四P型重掺杂区电连接；所述第五阱包含第五P型重掺杂区和第五N型重掺杂区，所述第五P型重掺杂区和所述第四N型重掺杂区电连接；所述第六阱包含第六P型重掺杂区和第六N型重掺杂区，所述第六P型重掺杂区与所述第六N型重掺杂区电连接；所述接地焊盘与所述第六N型重掺杂区电连接。
[0017]在一些实施例中，所述第四P型重掺杂区、所述第四阱、所述衬底形成第二PNP晶体管；所述第四阱、所述衬底、所述第六阱形成第二NPN晶体管。
[0018]在一些实施例中，所述第四阱至所述第六阱之间形成第二电阻。
[0019]在一些实施例中，所述第六阱与所述第四阱之间形成第二二极管。
[0020]本专利技术实施例提供的技术方案可以包括以下有益效果：
[0021]在本专利技术的一些实施例所提供的技术方案中，通过在内部电路和电源焊盘、接地焊盘之间设置二极管辅助触发晶闸管电路和二极管，实现了对充电器件模型的静电保护，由于静电保护不采用MOS器件，避免了静电保护电路的MOS器件在发生静电放电时，输入缓冲器的MOS器件的氧化层先于静电保护电路的MOS器件击穿，从而提高了芯片的静电保护能力。
[0022]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。
附图说明
[0023]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本专利技术的实施例，并与说明书一起用于解释本专利技术的原理。显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。在附图中：
[0024]图1示意性示出了本专利技术实施例中的静电保护电路的结构图；
[0025]图2示意性示出了本专利技术实施例中的第一电路的截面图；
[0026]图3示意性示出了本专利技术实施例中的第一电路的俯视图；
[0027]图4示意性示出了本专利技术实施例中的第二电路的截面图；
[0028]图5示意性示出了本专利技术实施例中的第二电路的俯视图。
具体实施方式
[0029]现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本专利技术将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
[0030]虽然本说明书中使用相对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电保护电路，与内部电路连接，其特征在于，所述静电保护电路包括：第一电路、与所述第一电路并联的第一二极管、第二电路以及与所述第二电路并联的第二二极管；其中，所述第一电路连接在电源焊盘和内部电路输入端之间，所述第二电路连接在所述内部电路输入端和接地焊盘之间；所述第一电路和所述第二电路为二极管辅助触发晶闸管电路。2.根据权利要求1所述的静电保护电路，其特征在于，所述第一电路包括第一PNP晶体管和第一NPN晶体管，所述第一PNP晶体管的发射极与所述电源焊盘连接，所述第一PNP晶体管的基极与所述第一NPN晶体管的集电极连接后通过串联的至少一个第三二极管与所述内部电路输入端连接，所述第一PNP晶体管的集电极与所述第一NPN晶体管的基极连接后通过第一电阻与所述内部电路输入端连接，所述第一NPN晶体管的发射极与所述内部电路输入端连接；所述第一二极管的负极与所述电源焊盘连接；所述第二电路包括第二PNP晶体管和第二NPN晶体管，所述第二PNP晶体管的发射极与所述内部电路输入端连接，所述第二PNP晶体管的基极与所述第二NPN晶体管的集电极连接后通过串联的至少一个第四二极管与所述接地焊盘连接，所述第二PNP晶体管的集电极与所述第二NPN晶体管的基极连接后通过第二电阻与所述接地焊盘连接；所述第二二极管的正极与所述接地焊盘连接。3.根据权利要求2所述的静电保护电路，其特征在于，所述静电保护电路还包括连接于所述电源焊盘和输入焊盘之间的第五二极管和连接于所述输入焊盘和所述接地焊盘之间的第六二极管；其中，所述第五二极管的正极与所述输入焊盘连接，所述第六二极管的正极与所述接地焊盘连接。4.根据权利要求3所述的静电保护电路，其特征在于，所述静电保护电路还包括连接于所述输入焊盘和所述内部电路输入端之间的输入电阻。5.根据权利要求4所述的静电保护电路，其特征在于，所述接地焊盘和电源焊盘均位于裸片上，所述裸片的衬底中设置有第一阱...

【专利技术属性】
技术研发人员：许杞安，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：