一种减小沟道电荷注入效应的自举开关制造技术

本发明专利技术公开了一种减小沟道电荷注入效应的自举开关，包括输入端口、输出端口、电源电压、时序开关、多个NMOS晶体管和PMOS晶体管、2个电容；主要分为三部分，一是NMOS开关部分，二是PMOS开关部分，三是电容充放电通路；通过将PMOS晶体管与NMOS晶体管结合，在跟随相位到保持相位转换间，使NMOS管沟道中释放的电子与PMOS管沟道中释放的空穴结合，进而达到减小沟道电荷注入效应的效果，在实际的应用中，自举开关要达到一个比较快的速度，晶体管的栅宽同时也要设的比较大，为的就是有一个小的导通电阻，但同时沟道注入的影响也变大了，本发明专利技术的自举开关同时结合了PMOS型晶体管与NMOS型晶体管，能实现在较快速度下依然能将电荷注入影响降到最低。响降到最低。响降到最低。

【技术实现步骤摘要】
一种减小沟道电荷注入效应的自举开关


[0001]本专利技术涉及模拟集成电路领域，具体涉及一种减小沟道电荷注入效应的自举开关，主要应用于集成电路中对模拟信号进行采样保持。

技术介绍

[0002]近年来5G和新兴的无线标准对模拟集成电路的要求越来越高，高速低失真成为当今研究的热点。自举开关作为模拟电路的信号采样电路，自举开关性能的好坏对后面信号处理电路起着至关重要的作用。
[0003]自举开关是模拟电路中一种主流信号采样电路，由于其采样速度快、功耗低、低失真等优点得到广泛应用。传统的自举开关，存在输入信号到达负载电容时会产生低失真的问题，而在一般的开关电容电路中，若简单地单独利用NMOS晶体管或者PMOS晶体管作为采样开关，由于CMOS工艺下MOS管存在导通电阻，且导通电阻与栅源极地电压有关，即该导通电阻与输入信号地大小有关，从而出现采样非线性地情况。同时，沟道电荷注入效应也会使采样值产生偏差，当设计使用更快速的开关时，晶体管的栅宽会越大，晶体管的宽越大，沟道地沟道电荷注入效应也会越明显，在设计中往往需要在速度和采样偏差上做一个取舍。
[0004]在输入电压的波动下，自举开关使采样开关管的栅源电压依然能保持稳定的电压，从而获得固定导通电阻，改善了采样失真问题，但电路存在着沟道电荷注入问题。现有的自举开关都以NMOS管作为开关管，这种自举开关在跟随相位，即开关导通时，其以电子作为沟道使电路导通；在保持相位，即开关断开时，沟道中的一部分电子将会流入采样电容中，使得实际采样得到的电压值比设想值低。且这种情况在更大的晶体管中更为明显，采样更大的晶体管采样，采样得到的电压值比设想值更低。

技术实现思路

[0005]本专利技术的目的是提供一种减小沟道电荷注入效应的自举开关，利用NMOS和PMOS结合的形式，在高速高精度要求下，提升电路的工作性能。
[0006]为了实现上述任务，本专利技术采用以下技术方案：
[0007]一种减小沟道电荷注入效应的自举开关，包括NMOS开关部分、PMOS开关部分以及电容充放电通路，其中：
[0008]NMOS开关部分包括PMOS晶体管M3、M4，以及NMOS晶体管M5、M6、M8、M9、M10、M11，其中M3和M8的栅极连接时序开关CLK，M3的源极以及M5的栅极与电源电压VDD连接，M3的漏极与M8漏极、M4栅极以及M9漏极连接，M5的漏极与M4漏极、M9栅极、M10栅极以及M11栅极连接，M10的漏极与M11源极连接以及输入信号VIN连接，M11的漏极与输出VOUT连接，M5的源极与M6漏极连接，M6的源极与地端VSS连接，M6的栅极与反向时钟电压CLKB连接，M8的源极、M9源极、M10的源极连接；
[0009]PMOS开关部分包括PMOS晶体管M13、M14、M15、M16、M22、M23以及NMOS晶体管M20、M21，其中M13栅极和M20的栅极连接反向时钟电压CLKB，M20的源极、M22的栅极与地端VSS连
接，M20的漏极与M13漏极、M21的栅极、M14的漏极连接，M21的漏极与M22漏极、M14栅极、M15栅极、M16栅极连接，M15的漏极与M16源极连接以及输入信号VIN连接，M16的漏极与输出VOUT连接，M22的源极与M23漏极连接，M23的源极与电源电压VDD连接，M23的栅极与时序开关CLK连接，M13的源极、M14源极、M15的源极连接；
[0010]电容充放电通路包括PMOS晶体管M1、M2、M12；NMOS晶体管M7、M17、M18、M19；电容C1和C2，其中，M1源极和M2源极与电源电压VDD连接，M1漏极与C1的上极板连接，M1栅极与时序开关CLK连接，M2漏极与C2的上极板以及M4的源极连接，M7栅极、M2栅极与M5漏极连接，M7源极、M12源极与C1的上极板连接，M7漏极、M12漏极与C2的下极板连接；M12栅极与M18栅极、M22的漏极连接，17的栅极、M19的栅极与反向时钟电压CLKB连接，M17漏极与C1的下极板连接，C1的下极板还与所述M21的源极连接；M17源极与M18漏极连接，M18源极、M19源极与地端VSS连接，M19的漏极与C2的下极板连接。
[0011]进一步地，时钟信号CLK通过PMOS晶体管M24和NMOS晶体管M25构成的反相器得到反向时钟电压CLKB；M24的源极接电源电压VDD，M24的栅极、M25的栅极接时序开关CLK，M25的源极接地，M24的漏极、M25的漏极连接并产生反向时钟电压CLKB。
[0012]进一步地，自举开关工作在保持状态下时：
[0013]时序开关CLK为低电平，CLKB为高电平；M17、M19栅极高电平导通，C1、C2下极板低电平；由CLK控制的M1栅极低电平导通；CLK控制M23使M18的栅极为高电平导通；CLKB控制M6使M2的栅极为低电平导通；CLK控制M3导通，使M4的栅极为高电平断开，使M5到C2上极板通路断开；CLKB控制M20导通，使M21的栅极为低电平断开，使M22到C1下极板通路断开。同时低电平和高电平分别使M7和M12开关断开，电源电压VDD开始对C1和C2充电；
[0014]CLKB使M6导通，进而使得M10和M11的栅极为低电平；CLK使M23导通，进而使得M15和M16的栅极为高电平；此时，M10、M11、M15、M16都工作在深线性区，晶体管不导通，截断信号通路，此时采样电容上的电荷不变，采样电容上的电压保持不变。
[0015]进一步地，自举开关工作在跟随状态下时：
[0016]时序开关CLK为高电平，CLKB为低电平；CLK控制M1、M3、M23的栅极为高电平断开，CLKB控制M17、M19、M20、M6的栅极为低电平断开，电源停止对C1和C2的充电；
[0017]CLK控制M8为高电平导通，C2上的电荷使M4的栅源极形成VDD压差，M4导通，此时C2上的电荷再次使得M10的栅源极形成VDD压差，M10导通，同理，M7导通；CLKB控制M13为低电平导通，C1上的电荷使M21的栅源极形成VDD压差，M21导通，此时C1上的电荷再次使得M15的栅源极形成VDD压差，M15导通，同理，M12导通。
[0018]进一步地，VIN通过M10和M15达到C2下极板，因电容两端电压不能突变，使C2的上极板达到VIN+VDD电位，此时，M10和M11的栅源极电压为：VIN+VDD
‑
VIN＝VDD，M11导通，VOUT＝VIN
‑
ΔV1，M10和M11的栅源电压不随VIN变化；其中ΔV1为沟道电荷注入效应所产生的电压差；
[0019]VIN通过M10、M15、M7、M12达到C1上极板，根据电容两端电压不能突变，使C1的下极板达到VIN
‑
VDD电位，此时，M15和M16的栅源极电压为：VIN
‑
VDD
‑
VIN＝
‑
VDD，M16导通，VOUT＝VIN+ΔV2，M15和M本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种减小沟道电荷注入效应的自举开关，其特征在于，包括NMOS开关部分、PMOS开关部分以及电容充放电通路，其中：NMOS开关部分包括PMOS晶体管M3、M4，以及NMOS晶体管M5、M6、M8、M9、M10、M11，其中M3和M8的栅极连接时序开关CLK，M3的源极以及M5的栅极与电源电压VDD连接，M3的漏极与M8漏极、M4栅极以及M9漏极连接，M5的漏极与M4漏极、M9栅极、M10栅极以及M11栅极连接，M10的漏极与M11源极连接以及输入信号VIN连接，M11的漏极与输出VOUT连接，M5的源极与M6漏极连接，M6的源极与地端VSS连接，M6的栅极与反向时钟电压CLKB连接，M8的源极、M9源极、M10的源极连接；PMOS开关部分包括PMOS晶体管M13、M14、M15、M16、M22、M23以及NMOS晶体管M20、M21，其中M13栅极和M20的栅极连接反向时钟电压CLKB，M20的源极、M22的栅极与地端VSS连接，M20的漏极与M13漏极、M21的栅极、M14的漏极连接，M21的漏极与M22漏极、M14栅极、M15栅极、M16栅极连接，M15的漏极与M16源极连接以及输入信号VIN连接，M16的漏极与输出VOUT连接，M22的源极与M23漏极连接，M23的源极与电源电压VDD连接，M23的栅极与时序开关CLK连接，M13的源极、M14源极、M15的源极连接；电容充放电通路包括PMOS晶体管M1、M2、M12；NMOS晶体管M7、M17、M18、M19；电容C1和C2，其中，M1源极和M2源极与电源电压VDD连接，M1漏极与C1的上极板连接，M1栅极与时序开关CLK连接，M2漏极与C2的上极板以及M4的源极连接，M7栅极、M2栅极与M5漏极连接，M7源极、M12源极与C1的上极板连接，M7漏极、M12漏极与C2的下极板连接；M12栅极与M18栅极、M22的漏极连接，17的栅极、M19的栅极与反向时钟电压CLKB连接，M17漏极与C1的下极板连接，C1的下极板还与所述M21的源极连接；M17源极与M18漏极连接，M18源极、M19源极与地端VSS连接，M19的漏极与C2的下极板连接。2.根据权利要求1所述的减小沟道电荷注入效应的自举开关，其特征在于，时钟信号CLK通过PMOS晶体管M24和NMOS晶体管M25构成的反相器得到反向时钟电压CLKB；M24的源极接电源电压VDD，M24的栅极、M25的栅极接时序开关CLK，M25的源极接地，M24的漏极、M25的漏极连接并产生反向时钟电压CLKB。3.根据权利要求1所述的减小沟道电荷注入效应的自举开关，其特征在于，自举开关工作在保持状态下时：时序开关CLK为低电平，CLKB为高电平；M17、M19栅极高电平导通，C1、C2下极板低电平；由CLK控制的M1...

【专利技术属性】
技术研发人员：陆维立，郭春炳，高钧达，孔祥键，简明朝，张春华，肖亦成，苑梦，
申请(专利权)人：广东工业大学，
类型：发明
国别省市：