基于圆柱型超结区的复杂超结半导体器件及其制备方法技术

本发明专利技术公开了一种基于圆柱型超结区的复杂超结半导体器件及其制备方法，器件包括从下到上依次设置的漏极金属层、N

【技术实现步骤摘要】
基于圆柱型超结区的复杂超结半导体器件及其制备方法


[0001]本专利技术属于微电子
，具体涉及一种基于圆柱型超结区的复杂超结半导体器件及其制备方法。

技术介绍

[0002]功率半导体器件是电力电子技术的基础与核心器件，VDMOS结构的出现提高了击穿电压与开关速度，由于导电方向垂直于硅表面和作为多子器件的优点，这个器件结构一直被沿用至今。
[0003]功率器件高耐压的性能要求VDMOS具有较厚、低浓度的漂移区，但低掺杂使器件在导通条件下漂移度的载流子浓度不高，这使导通电阻增大，从而提高通态功耗。研究发现，器件的关态击穿电压与开态导通电阻之间存在2.5次方的正比关系，为了解决这个矛盾，提出了“超结”的概念。以关态时达到电荷平衡为基础，利用交替的n区和p区替代原有的轻掺杂区作为漂移区的结构称作超结。在正偏模式下，超结半导体器件中高掺杂的n柱提供了足够的供电流导通的载流子，保证了低的导通电阻，在反向模式下，耗尽区在n柱和p柱之间沿横向延伸，形成类本征半导体结构，使得尽管n区中掺杂浓度很高，仍能获得较高的反向击穿电压。超结半导体器件通常是为高压应用而设计的，N型外延层中的电阻控制导通电阻，因此可以改进超结半导体器件以获得更好的性能，IGBT作为一种高击穿电压开关元件在反向器电路中被广泛使用。IGBT具有双极晶体管的特性，如高击穿电压和低导通电压，以及能够高速工作的优越特性，尽管速度低于MOSFET，它仍是支撑目前电力电子学的重要半导体元件。由于IGBT的一个反向击穿电压结，即集电极结，通常不能使电流向相反方向流动，当IGBT从导通状态转变成正向阻塞状态时，可能产生极大的反向电压，使器件被击穿，因此可以用二极管与IGBT并联来解决。
[0004]但是，这种并联结构在提高开关速度方面有局限性，比如增加了反向恢复时间，降低了开关速度。

技术实现思路

[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种基于圆柱型超结区的复杂超结半导体器件及其制备方法。
[0006]本专利技术的一个实施例提供了一种基于圆柱型超结区的复杂超结半导体器件，包括：
[0007]漏极金属层；
[0008]N
+
衬底区，设置在所述漏极金属层上；
[0009]N型第一缓冲层，设置在所述N
+
衬底区上；
[0010]N型第二缓冲层，设置在所述N型第一缓冲层上；
[0011]N型外延层，设置在所述N型第二缓冲层上，其中，所述第一缓冲层的掺杂浓度大于所述N型外延层的掺杂浓度，且所述第二缓冲层的掺杂浓度小于所述N型外延层的掺杂浓
度；
[0012]若干P型柱区，间隔设置在所述N型外延层内；
[0013]若干P
+
体区，分别设置在每个所述P型柱区的上方并紧挨N型外延层的上表面，其中，每个所述P
+
体区内设置有两个N
+
接触区、一P
+
接触区，且所述P
+
接触区设置在所述两个N
+
接触区之间；
[0014]若干介电层，每个所述介电层设置在所述N型外延层上方且部分覆盖所述P
+
体区；
[0015]若干栅极，分别设置在每个所述介电层内且临近所述N
+
接触区；
[0016]源极金属层，设置在若干所述介电层、所述N
+
接触区和P
+
接触区上，与所述N
+
接触和所述P
+
接触均形成欧姆接触。
[0017]在本专利技术的一个实施例中，所述N
+
衬底区的厚度为5μm～7μm，掺杂浓度为2
×
10
18
cm
‑3～5
×
10
18
cm
‑3。
[0018]在本专利技术的一个实施例中，所述N型第一缓冲层的厚度为10μm～12μm、掺杂浓度为1
×
10
16
cm
‑3～1
×
10
17
cm
‑3。
[0019]在本专利技术的一个实施例中，所述N型第二缓冲层的厚度为4μm～6μm、掺杂浓度为1
×
10
15
cm
‑3～8
×
10
15
cm
‑3。
[0020]在本专利技术的一个实施例中，所述N型外延层的厚度为60μm～100μm、掺杂浓度为3
×
10
15
cm
‑3～2
×
10
16
cm
‑3。
[0021]在本专利技术的一个实施例中，每个所述P型柱区的下方与所述第二缓冲层之间的距离至少为3μm。
[0022]在本专利技术的一个实施例中，所述P
+
体区在所述P型柱区内的深度均为0.5μm～0.7μm、掺杂浓度为3
×
10
18
cm
‑3～1
×
10
19
cm
‑3；所述N
+
接触区在所述P
+
体区内的深度为0.2μm～0.4μm、掺杂浓度为1
×
10
19
cm
‑3～6
×
10
19
cm
‑3；以及所述P
+
接触区在所述P
+
体区内的深度为0.2μm～0.4μm、掺杂浓度为2
×
10
19
cm
‑3～1
×
10
20
cm
‑3。
[0023]本专利技术的另一个实施例提供了一种基于圆柱型超结区的复杂超结半导体器件的制备方法，包括：
[0024]在N
+
衬底区上依次生长第一缓冲层和第二缓冲层；
[0025]在所述第二缓冲层生长N型外延层，其中，所述第一缓冲层的掺杂浓度大于所述N型外延层的掺杂浓度，且所述第二缓冲层的掺杂浓度小于所述N型外延层的掺杂浓度；
[0026]在所述N型外延层内形成若干间隔分布的P型柱区；
[0027]在临近每个所述P型柱区的所述N型外延层上生长若干栅极；
[0028]在每个所述P型柱区的上方形成若干P
+
体区；
[0029]在每个所述P
+
体区内形成两个N
+
接触区、一P
+
接触区；
[0030]在所述N型外延层上生长若干介电层，且若干所述介电层包裹住所有栅极；
[0031]在所述N
+
衬底区下方形成漏极金属层，在所述若干介电层上、两个所述N
+
接触区、一所述P
+
接触区上形成源极金属层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于圆柱型超结区的复杂超结半导体器件，其特征在于，包括：漏极金属层(1)；N
+
衬底区(2)，设置在所述漏极金属层(1)上；N型第一缓冲层(3)，设置在所述N
+
衬底区(2)上；N型第二缓冲层(4)，设置在所述N型第一缓冲层(3)上；N型外延层(5)，设置在所述N型第二缓冲层(4)上，其中，所述第一缓冲层(3)的掺杂浓度大于所述N型外延层(5)的掺杂浓度，且所述第二缓冲层(4)的掺杂浓度小于所述N型外延层(5)的掺杂浓度；若干P型柱区(6)，间隔设置在所述N型外延层(5)内；若干P
+
体区(7)，分别设置在每个所述P型柱区(6)的上方并紧挨N型外延层(5)的上表面，其中，每个所述P
+
体区(7)内设置有两个N
+
接触区(8)、一P
+
接触区(9)，且所述P
+
接触区(9)设置在所述两个N
+
接触区(8)之间；若干介电层(10)，每个所述介电层(10)设置在所述N型外延层(5)上方且部分覆盖所述P
+
体区(7)；若干栅极(11)，分别设置在每个所述介电层(10)内且临近所述N
+
接触区(8)；源极金属层(12)，设置在若干所述介电层(10)、所述N
+
接触区(8)和P
+
接触区(9)上，与所述N
+
接触(8)和所述P
+
接触(9)均形成欧姆接触。2.根据权利要求1所述的基于圆柱型超结区的复杂超结半导体器件，其特征在于，所述N
+
衬底区(2)的厚度为5μm～7μm，掺杂浓度为2
×
10
18
cm
‑3～5
×
10
18
cm
‑3。3.根据权利要求1所述的基于圆柱型超结区的复杂超结半导体器件，其特征在于，所述N型第一缓冲层(3)的厚度为10μm～12μm、掺杂浓度为1
×
10
16
cm
‑3～1
×
10
17
cm
‑3。4.根据权利要求1所述的基于圆柱型超结区的复杂超结半导体器件，其特征在于，所述N型第二缓冲层(4)的厚度为4μm～6μm、掺杂浓度为1
×
10
15
cm
‑3～8
×
10
15
cm
‑3。5.根据权利要求1所述的基于圆柱型超结区的复杂超结半导体器件，其特征在于，所述N型外延层(5)的厚度为60μm～100μm、掺杂浓度为3
×
10
15
cm
‑3～2
×
10
16
cm
‑3。6.根据权利要求1所述的基于圆柱型超结区的复杂超结半导体器件，其特征在于，每个所述P型柱区(6)的下方与所述第二缓冲层(4)之间的距离至少为3μm。7.根据权利要求1所述的基于圆柱型超结区的复杂超结半导体器件，其特征在于，所述P
+
体区(7)在所述P型柱区(6)内的深度均为0.5μm～0.7μm、掺杂浓度为3<...

【专利技术属性】
技术研发人员：何艳静，裴冰洁，袁嵩，江希，弓小武，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：