本申请公开了一种多通道数据采集电路板，包括具有时钟抖动清除功能的时钟芯片、晶体振荡器、FPGA芯片、通信模块和协议芯片，时钟芯片的频率输入端与晶体振荡器的输出端电连接，时钟芯片的第一输入端与时钟芯片的第一输出端电连接作为时钟芯片的反馈补偿，时钟芯片的第二输入端适用于电连接级联输出端，时钟芯片的第二输出端适用于电连接级联输入端，时钟芯片的第三输出端与FPGA芯片的输入端电连接，时钟芯片的第四输出端与协议芯片电连接，协议芯片适用于与ADC芯片和DAC芯片电连接，这样，在第二输出端和第二输入端进行同步链接，从而仅需要两根线缆就可与其他电路板进行同步，减少了线材使用，节省了成本且有利于大规模部署。节省了成本且有利于大规模部署。节省了成本且有利于大规模部署。
【技术实现步骤摘要】
多通道数据采集电路板及具有其的数据采集同步系统
[0001]本公开涉及高速数据采集
，尤其涉及一种多通道数据采集电路板及具有其的数据采集同步系统。
技术介绍
[0002]目前在军用相控阵雷达、数字波束合成数字侦查、数据监听、数据链等军用相关领域以及量子计算、数字低电平系统、射电望远镜阵列等科学实验装备领域，对高速ADC、DAC的多通道分布式同步均有强烈需求。
[0003]在支持JESD204B协议的ADC、DAC芯片出现之前，同步大规模的多通道ADC、DAC，对硬件系统的指标一致性要求、温度漂移要求等均非常高，设计的系统往往比较脆弱，需要时常维护以确保系统同步特性相关指标满足要求。而且随着ADC、DAC芯片工作速率的提升，同步难度越来越大，硬件成本也越来越高。在支持JESD204B协议相关规范的ADC、DAC以及时钟芯片出现之后，同步大规模的多通道ADC、DAC变的容易很多，尤其针对工作速率在1Gsps以上的ADC、DAC进行同步时，如果采用ADC、DAC以及配套时钟芯片厂家建议的方案时，整个系统的同步的很多必要调节测试工作均由ADC、DAC以及配套时钟芯片提供，设计人员只需要关注必要的高速时钟分配、同步脉冲分配网络的信号质量以及等长即可。系统的设计、调试与维护的成本大大的降低了。但是须使用差分信号传输时钟、同步脉冲信号，每个模块至少需要采用4根射频线进行同步，线缆使用数量较多。
技术实现思路
[0004]有鉴于此，本公开提出了一种多通道数据采集电路板，包括：具有时钟抖动清除功能的时钟芯片、晶体振荡器、FPGA芯片、通信模块和协议芯片；
[0005]所述时钟芯片的频率输入端与所述晶体振荡器的输出端电连接；
[0006]所述时钟芯片的第一输入端与所述时钟芯片的第一输出端电连接作为所述时钟芯片的反馈补偿；
[0007]所述时钟芯片的第二输入端适用于电连接级联输出端；
[0008]所述时钟芯片的第二输出端适用于电连接级联输入端；
[0009]所述时钟芯片的第三输出端与所述FPGA芯片的输入端电连接；
[0010]所述FPGA芯片的输入输出端与所述通信模块的第一输入输出端通信连接；
[0011]所述通信模块的第二输入输出端适用于与控制设备通信连接；
[0012]所述时钟芯片的第四输出端与所述协议芯片电连接；
[0013]所述协议芯片适用于与ADC芯片和DAC芯片电连接；
[0014]所述晶体振荡器，被配置为对所述时钟芯片提供基础频率；
[0015]所述时钟芯片，被配置为向所述FPGA芯片、所述ADC芯片和所述DAC芯片提供时钟频率；
[0016]所述FPGA芯片，被配置为通过所述控制设备对所述时钟芯片和协议芯片进行配
置；
[0017]所述协议芯片，被配置为通过JESD204B协议与ADC芯片和DAC芯片进行数据传输。
[0018]在一种可能的实现方式中，所述通信模块为PHY芯片；
[0019]所述PHY芯片的第一输入输出端与所述FPGA芯片的输入输出端通信连接；
[0020]所述PHY芯片的第二输入输出端电连接有网口；
[0021]所述网口适用于与所述控制设备有线通信连接。
[0022]在一种可能的实现方式中，所述通信模块为WIFI芯片；
[0023]所述WIFI芯片的第一输入输出端与所述FPGA芯片的输入输出端通信连接；
[0024]所述WIFI芯片的第二输入输出端电连接有天线；
[0025]所述天线适用于与所述控制设备无线通信连接。
[0026]在一种可能的实现方式中，所述通信模块为串口；
[0027]所述串口的第一输入输出端与所述FPGA芯片的输入输出端通信连接；
[0028]所述串口的第二输入输出端适用于所述控制设备通信连接。
[0029]在一种可能的实现方式中，还包括第一连接器、第二连接器、第三连接器和第四连接器；
[0030]所述第一连接器设置在所述时钟芯片的第一输入端；
[0031]所述第二连接器设置在所述时钟芯片的第二输入端；
[0032]所述第三连接器设置在所述时钟芯片的第一输出端；
[0033]所述第四连接器设置在所述时钟芯片的第二输入端。
[0034]在一种可能的实现方式中，所述第一连接器与所述第三连接器通过射频电缆连接。
[0035]在一种可能的实现方式中，还包括锁相环芯片；
[0036]所述锁相环芯片的输入端与所述时钟芯片的第五输出端电连接；
[0037]所述锁相环芯片的输出端适用于与ADC芯片和DAC芯片电连接；
[0038]所述锁相环芯片用于在时钟频率大于3.2GHz时。
[0039]在一种可能的实现方式中，还包括时钟扇出器；
[0040]所述时钟扇出器的输入端与所述锁相环芯片的输出端电连接；
[0041]所述时钟扇出器的输出端适用于电连接多片所述ADC芯片和所述多片DAC芯片。
[0042]在一种可能的实现方式中，所述锁相环芯片的配置端与所述FPGA芯片的输出端电连接。
[0043]根据本公开的另一方面，提供了一种数据采集同步系统，其特征在于，包括前面任一所述的多通道数据采集电路板。
[0044]通过包括具有时钟抖动清除功能的时钟芯片、晶体振荡器、FPGA芯片、通信模块和协议芯片，时钟芯片的频率输入端与晶体振荡器的输出端电连接，时钟芯片的第一输入端与时钟芯片的第一输出端电连接作为时钟芯片的反馈补偿，时钟芯片的第二输入端适用于电连接级联输出端，时钟芯片的第二输出端适用于电连接级联输入端，时钟芯片的第三输出端与FPGA芯片的输入端电连接，FPGA芯片的输入输出端与通信模块的第一输入输出端通信连接，通信模块的第二输入输出端适用于与控制设备通信连接，时钟芯片的第四输出端与协议芯片电连接，协议芯片适用于与ADC芯片和DAC芯片电连接，晶体振荡器，被配置为对
时钟芯片提供基础频率，时钟芯片，被配置为向FPGA芯片、ADC芯片和DAC芯片提供时钟频率，FPGA芯片，被配置为通过控制设备对时钟芯片和协议芯片进行配置，协议芯片，被配置为通过JESD204B协议与ADC芯片和DAC芯片进行数据传输。这样，在第二输出端和第二输入端进行同步链接，从而仅需要两根线缆就可与其他电路板进行同步，减少了线材使用，节省了成本且有利于大规模部署。
[0045]根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
[0046]包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
[0047]图1示出本公开实施例的多通道数据采集电路板的示意图；
[0048]图2示出本公开实施例的数据采集同步系统的示意图。
具体实施方式
[0049]以下将参考附本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种多通道数据采集电路板，其特征在于，包括：具有时钟抖动清除功能的时钟芯片、晶体振荡器、FPGA芯片、通信模块和协议芯片；所述时钟芯片的频率输入端与所述晶体振荡器的输出端电连接；所述时钟芯片的第一输入端与所述时钟芯片的第一输出端电连接作为所述时钟芯片的反馈补偿；所述时钟芯片的第二输入端适用于电连接级联输出端；所述时钟芯片的第二输出端适用于电连接级联输入端；所述时钟芯片的第三输出端与所述FPGA芯片的输入端电连接；所述FPGA芯片的输入输出端与所述通信模块的第一输入输出端通信连接；所述通信模块的第二输入输出端适用于与控制设备通信连接；所述时钟芯片的第四输出端与所述协议芯片电连接；所述协议芯片适用于与ADC芯片和DAC芯片电连接；所述晶体振荡器，被配置为对所述时钟芯片提供基础频率；所述时钟芯片，被配置为向所述FPGA芯片、所述ADC芯片和所述DAC芯片提供时钟频率；所述FPGA芯片，被配置为通过所述控制设备对所述时钟芯片和协议芯片进行配置；所述协议芯片，被配置为通过JESD204B协议与ADC芯片和DAC芯片进行数据传输。2.根据权利要求1所述的多通道数据采集电路板，其特征在于，所述通信模块为PHY芯片；所述PHY芯片的第一输入输出端与所述FPGA芯片的输入输出端通信连接；所述PHY芯片的第二输入输出端电连接有网口；所述网口适用于与所述控制设备有线通信连接。3.根据权利要求1所述的多通道数据采集电路板，其特征在于，所述通信模块为WIFI芯片；所述WIFI芯片的第一输入输出端与所述FPGA芯片的输入输出端通信连接；所述WIFI芯...
【专利技术属性】
技术研发人员：于海，张子墨，顾中建，
申请(专利权)人：北京六合联珩科技有限公司，
类型：新型
国别省市：
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