【技术实现步骤摘要】
一种基于SEDRAM的堆叠式器件以及堆叠式系统
[0001]本专利技术涉及集成电路
,特别是涉及一种基于SEDRAM的堆叠式器件以及堆叠式系统。
技术介绍
[0002]现有技术中,高速缓冲存储器(Cache)是一种小容量的高速存储器,通常由快速SRAM(Static RandomAccess Memory)存储元件组成,可以直接集成在CPU(Central Processing Unit,中央处理器)芯片内或CPU模组上。在CPU和内存之间设置高速缓存Cache,把内存中被频繁访问的活跃程序块和数据块复制到Cache中,以提高CPU读写指令和数据的速度。由于程序访问的局部性,在大多数情况下,CPU能直接从Cache中取得指令和数据,而不必访问内存。
[0003]近20年来,产业界为了提高高速缓存效率,不断增加高速缓冲存储器的容量和带宽,但是受限于Cache与CPU的连接密度,以及对单晶粒尺寸或良率的权衡,不能充分释放Cache与CPU结合的超高宽带和超低功耗的优势,也无法显著增加Catch存储容量,因此,现有技术有待改进。
技术实现思路
[0004]本专利技术提供一种基于SEDRAM的堆叠式器件以及堆叠式系统,其能够实现大幅度提高存储容量和存储访问的高带宽、低功耗。
[0005]为解决上述技术问题,本专利技术提供的一个技术方案为:提供一种堆叠芯片,包括:末级缓存组件,所述末级缓存组件包括:控制组件以及存储器组件;所述控制组件包括第三键合引出区域;所述存储器组件包括第四键合引出区域 ...
【技术保护点】
【技术特征摘要】
1.一种基于SEDRAM的堆叠式器件,其特征在于,包括:末级缓存组件,所述末级缓存组件包括:控制组件以及存储器组件;所述控制组件包括第三键合引出区域;所述存储器组件包括第四键合引出区域;所述第三键合引出区域与所述第四键合引出区域之间形成三维异质键合结构,以将所述控制组件与所述存储器组件键合连接。2.根据权利要求1所述的堆叠式器件,其特征在于,还包括:处理器组件,所述处理器组件包括第一键合引出区域;所述控制组件远离所述存储器组件的一表面包括第二键合引出区域;所述第一键合引出区域与所述第二键合键合引出区域之间形成三维异质键合结构,以将所述末级缓存组件与所述处理器组件键合连接。3.根据权利要求2所述的堆叠式器件,其特征在于,所述处理器组件包括:至少一个核心模块,所述核心模块包括:处理核心单元以及缓存单元,所述处理核心单元连接所述缓存单元,以对所述缓存单元进行存储和访问。4.根据权利要求3所述的堆叠式器件,其特征在于,所述缓存单元包括第一缓存单元;或者所述缓存单元包括第一缓存单元和第二缓存单元;所述处理核心单元连接所述第一缓存单元,所述第一缓存单元连接所述第二缓存单元。5.根据权利要求4所述的堆叠式器件,其特征在于,所述存储器组件包括:一层SEDRAM(Stack Embeds DRAM,堆叠嵌入式DRAM),一层SEDRAM的所述第四键合引出区域与所述控制组件的所述第三键合引出区域形成三维异质键合结构,以将所述控制组件与一层SEDRAM键合连接。6.根据权利要求4所述的堆叠式器件,其特征在于,所述存储器组件包括:至少两层SEDRAM(Stack Embeds DRAM,堆叠嵌入式DRAM),靠近所述控制组件的SEDRAM的所述第四键合引出区域与所述控制组件的所述第三键合引出区域形成三维异质键合结构,以将所述控制组件与靠近所述控制组件的SEDRAM键合连接;其余相邻的所述SEDRAM的所述第四键合引出区域之间形成三维异质键合结构,以将相邻的所述SEDRAM键合连接。7.根据权利要求5或6所述的堆叠式器件,其特征在于,所述控制组件包括:SEDRAM控制器,所述SEDRAM控制器通过所述第三键合引出区域以及所述第四键合引出区域与所述SEDRAM连接,用于控制所述SEDRAM的存储与访问。8.根据权利要求7所述的堆叠式器件,其特征在于,所述控制组件还包括:末级缓存控制器,所述末级缓存控制器通过所述SEDRAM控制器,将所述SEDRAM存储的数据至少部分。9.根据权利要求7所述的堆叠式器件,其特征在于,所述处理器组件还包括:第三缓存单元;所述第三缓存单元连接至少部分所述核心模块中的所述第二缓存单元;所述控制组件还包括:
末级缓存控制器,所述末级缓存控制器通过所述SEDRAM控制器,将所述SEDRAM存储的数据至少部分。10.根据权利要求7所述的堆叠式器件,其特征在于,所述末级缓存组件包括:第三缓存单元;所述第三缓存单元通过所述第一键合引出区域以及所述...
【专利技术属性】
技术研发人员:江喜平,郭一欣,余作明,李晓骏,
申请(专利权)人:西安紫光国芯半导体有限公司,
类型:发明
国别省市:
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