一种改善金属功函数边界效应的方法技术

本发明专利技术提供一种改善金属功函数边界效应的方法，在第一至第四Fin结构上沉积第一TiN层；第二、第三Fin结构上的第一TiN层连续分布；去除第三Fin结构上的第一TiN层；被去除的第一TiN层的边缘位于第二、第三Fin结构中线处向第二Fin结构推进第一距离处；沉积第二TiN层，第二、第三Fin结构上的第二TiN层连续分布；去除第二Fin结构及其上的第二、第一TiN层；第二、第三Fin结构间靠近第二Fin结构的部分第二TiN层被去除，被去除的第二TiN层的边缘从第二、第三Fin结构中线处向第二Fin结构推进第二距离。采用本发明专利技术的方法可以使得超低阈值电压P型管的Fin结构底部边缘的TiN层厚度更薄；在刻蚀时使得TiN层不易出现底部切断现象，从而减小金属边界效应，有利于增大器件的阈值电压。有利于增大器件的阈值电压。有利于增大器件的阈值电压。

【技术实现步骤摘要】
一种改善金属功函数边界效应的方法


[0001]本专利技术涉及半导体
，特别是涉及一种改善金属功函数边界效应的方法。

技术介绍

[0002]现有技术中的14nmFinFET的电流容易出现金属边界效应(MBE，Metal boundary effect)，尤其在N型SRAM和P型SRAM的Fin之间，这是由于在制造过程中，覆盖在P型SRAM的Fin侧边底部会出现TiN的底部切断现象，如图1所示，图1显示为现有技术中Fin结构侧边底部出现切断现象(TiN undercut)的结构示意图；而金属边界效应的增大会导致P型SRAM的阈值电压逐渐减小。
[0003]因此需要增大14nmFinFET的阈值电压，必须减小其金属边界效应。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善金属功函数边界效应的方法，用于解决现有技术中14nmFinFET阈值电压随金属边界效应的增大而减小的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种改善金属功函数边界效应的方法，至少包括：
[0006]步骤一、提供位于同一基底上依次排列的第一至第四Fin结构；在所述第一至第四Fin结构上同步沉积第一TiN层；并且所述第二、第三Fin结构上的所述第一TiN层连续分布；
[0007]步骤二、光刻、刻蚀去除所述第三Fin结构上的所述第一TiN层；并且被去除的所述第一TiN层的边缘位于所述第二、第三Fin结构之间中线处向所述第二Fin结构推进第一距离之处；
[0008]步骤三、沉积第二TiN层，所述第二TiN层覆盖所述第一Fin结构、第二Fin结构上的所述第一TiN层、第三Fin结构以及所述第四Fin结构上的所述第一TiN层；并且所述第二Fin结构上的所述第二TiN层与所述第三Fin结构上的所述第二TiN层连续分布；
[0009]步骤四、光刻、刻蚀去除所述第二Fin结构上的所述第二、第一TiN层以及所述第二Fin结构；并且所述第二、第三Fin结构之间靠近所述第二Fin结构的部分所述第二TiN层被去除，被去除的所述第二TiN层的边缘从所述第二、第三Fin结构中线处向所述第二Fin结构推进第二距离；
[0010]步骤五、沉积第三TiN层；所述第三TiN层覆盖所述第一Fin结构的所述第二TiN层、所述第二Fin结构、所述第三Fin结构上的所述第二TiN层以及所述第四Fin结构上的所述第二TiN层；并且所述第二、第三Fin结构上的所述第三TiN层连续分布；
[0011]步骤六、刻蚀去除所述第一Fin结构以及所述第一Fin结构上的所述第一至第三TiN层。
[0012]优选地，步骤一中的所述第一Fin结构用于超低阈值电压N型管；所述第二Fin结构用于标准阈值电压N型SRAM；所述第三Fin结构用于标准阈值电压P型SRAM；所述第四Fin结
构用于超低阈值电压P型管。
[0013]优选地，步骤一中的所述第一、第二Fin结构上的所述第一TiN层不连续分布；所述第三、第四Fin结构上的所述第一TiN层不连续分布。
[0014]优选地，步骤三中的所述第一Fin结构上的所述第二TiN层在与所述第二Fin结构上的所述第二TiN层不连续分布。
[0015]优选地，步骤三中的所述第四Fin结构上的所述第二TiN层与所述第三Fin结构上的所述第二TiN层不连续分布。
[0016]优选地，步骤二中的所述第一距离大于步骤四中的所述第二距离。
[0017]优选地，步骤五中的所述第一Fin结构上的所述第三TiN层与所述第二Fin结构上的所述第三TiN层不连续分布。
[0018]优选地，步骤五中的所述第三Fin结构上的所述第三TiN层与第四Fin结构上的所述TiN层不连续分布。
[0019]如上所述，本专利技术的改善金属功函数边界效应的方法，具有以下有益效果：采用本专利技术的方法可以使得超低阈值电压P型管的Fin结构底部边缘的TiN层厚度更薄；在刻蚀时使得TiN层不易出现底部切断现象，从而减小金属边界效应，有利于增大器件的阈值电压。
附图说明
[0020]图1显示为现有技术中Fin结构侧边底部出现切断现象的结构示意图；
[0021]图2显示为本专利技术中第一至第四Fin结构上形成有第一TiN层的结构示意图；
[0022]图3显示为本专利技术中去除第三Fin结构上的第一TiN层后的结构示意图；
[0023]图4显示为本专利技术中沉积第二TiN层后的结构示意图；
[0024]图5显示为本专利技术中去除第二Fin结构上的第一、第二TiN层后的结构示意图；
[0025]图6显示为本专利技术中沉积第三TiN层后的结构示意图；
[0026]图7显示为本专利技术中去除第一Fin结构后的示意图；
[0027]图8显示为本专利技术的改善金属功函数边界效应的方法流程示意图。
具体实施方式
[0028]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0029]请参阅图2至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0030]本专利技术提供一种改善金属功函数边界效应的方法，如图8所示，图8显示为本专利技术的改善金属功函数边界效应的方法流程示意图，该方法至少包括以下步骤：
[0031]步骤一、提供位于同一基底上依次排列的第一至第四Fin结构；在所述第一至第四Fin结构上同步沉积第一TiN层；并且所述第二、第三Fin结构上的所述第一TiN层连续分布；
如图2所示，图2显示为本专利技术中第一至第四Fin结构上形成有第一TiN层的结构示意图。该步骤一中提供位于同一基底上依次排列的第一至第四Fin结构，即第一Fin结构01、第二Fin结构02、第三Fin结构03、第四Fin结构04；之后在所述第一至第四Fin结构上同步沉积第一TiN层05；并且所述第二Fin结构02、第三Fin结构03上的所述第一TiN层05连续分布。
[0032]本专利技术进一步地，本实施例的步骤一中的所述第一Fin结构01用于超低阈值电压N型管(uLVN)；所述第二Fin结构02用于标准阈值电压N型SRAM(SVN或SRAM N)；所述第三Fin结构03用于标准阈值电压P型SRAM(SVP或SRAM P)；所述第四Fin结构04用于超低阈值电压P型管(uLVP)。
[0033]本专利技术进一步地，如图2所示，本实施例的步骤一中的所述第一Fin结构01、第二Fin结构02上的所述第一TiN层不连续分布，亦即本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善金属功函数边界效应的方法，其特征在于，至少包括：步骤一、提供位于同一基底上依次排列的第一至第四Fin结构；在所述第一至第四Fin结构上同步沉积第一TiN层；并且所述第二、第三Fin结构上的所述第一TiN层连续分布；步骤二、光刻、刻蚀去除所述第三Fin结构上的所述第一TiN层；并且被去除的所述第一TiN层的边缘位于所述第二、第三Fin结构之间中线处向所述第二Fin结构推进第一距离之处；步骤三、沉积第二TiN层，所述第二TiN层覆盖所述第一Fin结构、第二Fin结构上的所述第一TiN层、第三Fin结构以及所述第四Fin结构上的所述第一TiN层；并且所述第二Fin结构上的所述第二TiN层与所述第三Fin结构上的所述第二TiN层连续分布；步骤四、光刻、刻蚀去除所述第二Fin结构上的所述第二、第一TiN层以及所述第二Fin结构；并且所述第二、第三Fin结构之间靠近所述第二Fin结构的部分所述第二TiN层被去除，被去除的所述第二TiN层的边缘从所述第二、第三Fin结构中线处向所述第二Fin结构推进第二距离；步骤五、沉积第三TiN层；所述第三TiN层覆盖所述第一Fin结构的所述第二TiN层、所述第二Fin结构、所述第三Fin结构上的所述第二TiN层以及所述第四Fin结构上的所述第二TiN层；并且所述第二、第三Fin结构上的所述第三TiN层连续分布；步骤六、刻蚀去除所述第一Fin结构以及所述第一Fin结构上的所述第一至第三T...

【专利技术属性】
技术研发人员：翁文寅，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：