缓冲电路以及操作缓冲电路的方法技术

提供了一种缓冲电路以及操作缓冲电路的方法。根据本公开的具有改进可靠性的缓冲电路包括暂停检测器和输出信号控制器。暂停检测器接收输入信号并且生成暂停信号，该暂停信号指示输入信号处于切换状态还是暂停状态。输出信号控制器基于输入信号生成输出信号，并且根据暂停信号控制输出信号的占空比。暂停信号控制输出信号的占空比。暂停信号控制输出信号的占空比。

【技术实现步骤摘要】
缓冲电路以及操作缓冲电路的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2020年4月2日提交的韩国专利申请10
‑
2020
‑
0040184的优先权，其全部内容通过引用合并于此。


[0003]本公开的各个实施例总体上涉及一种电子设备，并且更特别地涉及一种缓冲电路以及操作缓冲电路的方法。

技术介绍

[0004]存储设备可以响应于诸如计算机或智能电话等主机设备的控制而存储数据。存储设备可以包括用于存储数据的存储器设备，和控制存储器设备的存储器控制器。存储器设备通常被分为易失性存储器设备和非易失性存储器设备。
[0005]易失性存储器设备可以仅在被供电时存储数据，并且在其供电被阻断时可能丢失存储在其中的数据。易失性存储器设备的示例包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
[0006]非易失性存储器设备即使在没有电源的情况下也可以保留所存储的数据。非易失性存储器设备的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪存。

技术实现思路

[0007]本公开的各种实施例涉及具有改进的可靠性的缓冲电路以及操作该缓冲电路的方法。
[0008]根据实施例，一种缓冲电路可以包括暂停检测器和输出信号控制器。暂停检测器可以接收输入信号并且生成指示输入信号处于切换状态还是暂停状态的暂停信号。输出信号控制器可以基于输入信号生成输出信号，并且根据暂停信号控制输出信号的占空比。
[0009]根据实施例，一种操作缓冲电路的方法可以包括：生成指示输入信号处于切换状态还是暂停状态的暂停信号；在输入信号被输入并且设定的延迟已经过之后，输出暂停信号作为占空比控制信号；根据占空比控制信号将输出比率确定为第一比率或第二比率，并且根据输出比率基于输入信号生成输出信号。
[0010]根据实施例，一种缓冲电路可以包括检测器和输出信号控制器。检测器可以接收输入信号并且生成指示输入信号处于暂停状态还是切换状态的指示信号。输出信号控制器可以接收输入信号，生成与输入信号相对应的输出信号，并且根据指示信号控制输出信号的占空比。从输入信号进行从暂停状态到切换状态的转变、到处于切换状态的第一时间点时，输出信号可以具有第一占空比。从第一时间点、经过输入信号从切换状态返回到暂停状态的转变、到处于暂停状态的第二时间点，输出信号可以具有小于第一占空比的第二占空比。输出信号在第二时间点之后具有第一占空比。
附图说明
[0011]图1是图示存储设备的图；
[0012]图2是图示诸如图1所示的存储器设备的输入/输出信号和操作的图；
[0013]图3是图示根据本公开的实施例的缓冲电路的图；
[0014]图4是图示诸如图3所示的缓冲电路的结构和操作的图；
[0015]图5是图示诸如图4所示的暂停检测器的配置和操作的图；
[0016]图6是图示诸如图5所示的暂停检测器的配置的详细示图；
[0017]图7是诸如图5所示的暂停检测器的信号的波形图；
[0018]图8是图示诸如图4所示的输出信号控制器的配置和操作的图；
[0019]图9是图示诸如图8所示的输出信号发生器的配置和操作的图；
[0020]图10是图示诸如图9所示的输出信号发生器的配置的详细示图；
[0021]图11是图示根据实施例的输出PN比率的波形图；
[0022]图12是图示根据实施例的输出PN比率的波形图；
[0023]图13是图示发生符号间干扰(ISI)的图；
[0024]图14是图示根据本公开实施例的移除符号间干扰(ISI)的图；
[0025]图15是图示根据符号间干扰(ISI)的输出信号的占空比的图；
[0026]图16是图示根据实施例的诸如图8所示的占空比控制信号发生器的图；以及
[0027]图17是图示根据本公开的实施例的缓冲电路的操作的流程图。
具体实施方式
[0028]本公开的实施例可以以各种形式实现，因此，本专利技术不应当被解释为限于本文中阐述的任何实施例。此外，在整个说明书中，对“一个实施例”、“另一实施例”等的引用不一定是指仅一个实施例，并且对任何这种短语的不同引用不一定是指同一实施例。当在本文中使用时，术语“实施例”不一定是指所有实施例。此外，除非明确指出旨在仅一个实施例，否则不定冠词(即，“一个(a)”或“一个(an)”)的使用表示一个或多个。类似地，当在本文中使用时，术语“包括(comprising)”、“包括(including)”、“具有(having)”等不排除除了所陈述的元素之外的一个或多个其他元素的存在或添加。在下文中，参考附图详细描述本公开的各种实施例。
[0029]图1是图示存储设备50的图。
[0030]参考图1，存储设备50可以包括存储器设备100和控制存储器设备100的操作的存储器控制器200。存储设备50可以响应于主机(未示出)的控制而存储数据。主机的示例包括蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏播放器、电视、平板电脑、和车载信息娱乐系统。
[0031]存储设备50可以根据与主机的通信方法相对应的主机接口，被配置为各种类型的存储设备中的任何一种。例如，存储设备50可以被配置为固态驱动器(SSD)、多媒体卡(MMC)形式的多媒体卡(例如，eMMC、RS
‑
MMC或微型MMC)、SD形式的安全数字卡(例如，迷你SD或微型SD)、通用串行总线(USB)存储设备、通用闪存(UFS)设备、个人计算机存储卡国际协会(PCMCIA)卡类型存储设备、外围组件互连(PCI)卡类型存储设备、PCI Express(PCI
‑
e或PCIe)卡类型存储设备、紧凑型闪存(CF)卡、智能媒体卡、或记忆棒。
[0032]存储设备50可以被制造为各种类型的封装中的任何一种。例如，存储设备50可以被制造为层叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)或晶片级堆叠封装(WSP)。
[0033]存储器设备100可以存储数据。存储器设备100可以响应于存储器控制器200的控制而进行操作。存储器设备100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。
[0034]每个存储器单元可以被配置为存储一位数据的单级单元(SLC)、存储两位数据的多级单元(MLC)、存储三位数据的三级单元(TLC)、或存储四位数据的四级单元(QLC)。
[0035]存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。每个存储器块可以包括多个页面。根据实施例，页面可以是用于将数据存储在存储器设备100中或读取存储器设备100中所存储的数据的单元。
[0036]存储器块本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种缓冲电路，包括：暂停检测器，被配置为接收输入信号并且生成暂停信号，所述暂停信号指示所述输入信号处于切换状态还是暂停状态；以及输出信号控制器，被配置为基于所述输入信号生成输出信号，并且根据所述暂停信号控制所述输出信号的占空比。2.根据权利要求1所述的缓冲电路，其中所述输出信号控制器包括：占空比控制信号发生器，被配置为在所述输入信号被输入并且设定的延迟已经过之后，输出所述暂停信号作为占空比控制信号；以及输出信号发生器，被配置为根据所述占空比控制信号控制输出比率，并且通过根据所述输出比率调节所述输出信号的占空比，来生成所述输出信号。3.根据权利要求2所述的缓冲电路，其中所述输出信号发生器包括至少一个上拉装置和至少一个下拉装置。4.根据权利要求3所述的缓冲电路，其中所述输出比率是在所述至少一个上拉装置之中的激活的上拉装置、与在所述至少一个下拉装置之中的激活的下拉装置的尺寸比。5.根据权利要求2所述的缓冲电路，其中所述输出信号发生器响应于所述占空比控制信号，将所述输出比率控制为第一比率或小于所述第一比率的第二比率。6.根据权利要求5所述的缓冲电路，其中所述输出信号发生器根据所述占空比控制信号，在所述输入信号处于所述暂停状态时，将所述输出比率控制为所述第一比率。7.根据权利要求5所述的缓冲电路，其中所述输出信号发生器根据所述占空比控制信号，在所述输入信号处于所述切换状态时，将所述输出比率控制为所述第二比率。8.根据权利要求2所述的缓冲电路，其中所述输出信号发生器包括：默认控制级，包括第一上拉级和第一下拉级；以及暂停控制级，包括第二上拉级和第二下拉级。9.根据权利要求8所述的缓冲电路，其中所述第二上拉级和所述第二下拉级响应于所述占空比控制信号而被激活。10.根据权利要求2所述的缓冲电路，其中所述输出信号发生器在包括所述输出信号的第一周期的至少一个周期期间，将所述输出比率控制为大于默认比率。11.根据权利要求10所述的缓冲电路，其中所述输出比率被控制为大于所述默认比率多少个周期是基于设定时钟来被确定的。12.根据权...

【专利技术属性】
技术研发人员：黄珍夏，申泰湜，赵东伸，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：