三维半导体存储器件制造技术

一种三维(3D)半导体存储器件，包括：第一单元堆叠，沿第一方向和第二方向布置；第二单元堆叠，设置在所述第一单元堆叠上并且沿所述第一方向和所述第二方向布置；第一导电线，沿所述第一方向延伸并且被设置在衬底与所述第一单元堆叠之间；公共导电线，沿所述第二方向延伸并且被设置在所述第一单元堆叠与所述第二单元堆叠之间；蚀刻停止图案，沿所述第二方向延伸并且被设置在所述第一单元堆叠的顶表面与所述公共导电线之间；第二导电线，沿所述第一方向延伸并且被设置在所述第二单元堆叠上；以及覆盖图案，覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁，其中，每条所述公共导电线的第二厚度大于每条所述第一导电线的第一厚度。的第一厚度。的第一厚度。

【技术实现步骤摘要】
三维半导体存储器件
[0001]相关申请的交叉引用
[0002]该专利申请要求于2020年4月6日在韩国知识产权局提交的韩国专利申请No.10
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2020
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0041777的优先权，其全部内容通过引用合并于此。


[0003]本专利技术构思的示例性实施例涉及三维(3D)半导体存储器件，更具体地，涉及包括可变电阻存储单元的3D半导体存储器件。

技术介绍

[0004]已经研究了具有非易失性特性而无需刷新操作的下一代存储器件，以提供高容量和低功耗的存储器件。在动态随机存取存储器(DRAM)芯片中，存储器刷新可能涉及将电容器上的电荷恢复到其原始水平。下一代存储器件可能需要具有像DRAM器件一样的高集成度、像闪存器件一样的非易失性特性以及像静态随机存取存储器(SRAM)器件一样的高速度。
[0005]近来，已经研发了下一代半导体存储器件(例如，铁电随机存取存储器(FRAM)器件、磁性随机存取存储器(MRAM)器件和相变随机存取存储器(PRAM)器件)以提供高性能和低功耗的半导体存储器件。这些下一代半导体存储器件的材料可以具有根据施加到其上的电流或电压而改变的电阻值，并且即使在电流或电压被中断时也可以保持其电阻值。例如，FRAM可以采用铁电层而不是介电层来实现非易失性，并且PRAM存储单元可以在低电阻晶态和高电阻非晶态之间切换。
[0006]另外，由于需要提高半导体器件的集成密度，因此已经研发了包括三维布置的存储单元的3D半导体存储器件。

技术实现思路
r/>[0007]根据本专利技术构思的示例性实施例，提供一种三维(3D)半导体存储器件，包括：第一单元堆叠，所述第一单元堆叠沿第一方向和第二方向布置，所述第一方向和所述第二方向与衬底的顶表面平行并且彼此相交；第二单元堆叠，所述第二单元堆叠设置在所述第一单元堆叠上并且沿所述第一方向和所述第二方向布置；第一导电线，所述第一导电线沿所述第一方向延伸并且被设置在所述衬底与所述第一单元堆叠之间；公共导电线，所述公共导电线沿所述第二方向延伸并且被设置在所述第一单元堆叠与所述第二单元堆叠之间；蚀刻停止图案，所述蚀刻停止图案沿所述第二方向延伸并且被设置在所述第一单元堆叠的顶表面与所述公共导电线之间，所述蚀刻停止图案包括导电材料；第二导电线，所述第二导电线沿所述第一方向延伸并且被设置在所述第二单元堆叠上；以及覆盖图案，所述覆盖图案覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁，其中，每条所述公共导电线的第二厚度大于每条所述第一导电线的第一厚度。
[0008]根据本专利技术构思的示例性实施例，提供一种3D半导体存储器件，包括：第一导电
线，所述第一导电线沿平行于衬底的顶表面的第一方向延伸；第一单元堆叠，所述第一单元堆叠位于所述第一导电线上；第一填充绝缘图案，所述第一填充绝缘图案位于所述第一单元堆叠之间；公共导电线，所述公共导电线在每个所述第一单元堆叠上沿与所述第一方向相交的第二方向延伸；蚀刻停止图案，所述蚀刻停止图案设置在所述公共导电线与每个所述第一单元堆叠之间，并且由导电材料形成；第二单元堆叠，所述第二单元堆叠位于所述公共导电线上；第二填充绝缘图案，所述第二填充绝缘图案覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁；覆盖图案，所述覆盖图案设置在所述公共导电线的侧壁与所述第二填充绝缘图案之间以及所述蚀刻停止图案的侧壁与所述第二填充绝缘图案之间；以及第二导电线，所述第二导电线在每个所述第二单元堆叠上沿所述第一方向延伸，其中，所述公共导电线的第二厚度大于所述第一导电线的第一厚度。
[0009]根据本专利技术构思的示例性实施例，提供一种3D半导体存储器件，包括：多条第一导电线，所述多条第一导电线在衬底上沿第一方向延伸；堆叠结构，所述堆叠结构包括垂直堆叠在所述第一导电线上的多个单元阵列层，其中，每个所述单元阵列层包括沿所述第一方向和与所述第一方向相交的第二方向布置的单元堆叠；多条公共导电线，所述多条公共导电线设置在所述单元阵列层之间，其中，所述公共导电线的厚度大于所述第一导电线的厚度；蚀刻停止图案，所述蚀刻停止图案设置在每条所述公共导电线的底表面与所述单元堆叠的顶表面之间并且由导电材料形成；以及多条第二导电线，所述多条第二导电线在所述堆叠结构上沿所述第一方向或所述第二方向延伸。
[0010]根据本专利技术构思的示例性实施例，提供一种3D半导体存储器件，包括：第一单元阵列层，所述第一单元阵列层包括沿平行于衬底的顶表面并且彼此相交的第一方向和第二方向布置的多个第一单元堆叠和，位于所述第一单元堆叠之间的第一填充绝缘图案；第二单元阵列层，所述第二单元阵列层设置在所述第一单元阵列层上，并且包括沿所述第一方向和所述第二方向布置的多个第二单元堆叠，和位于所述第二单元堆叠之间的第二填充绝缘图案；第一导电线，所述第一导电线在所述衬底与所述第一单元阵列层之间沿所述第一方向延伸并且连接到所述第一单元堆叠；公共导电线，所述公共导电线在所述第一单元阵列层与所述第二单元阵列层之间沿所述第二方向延伸并且连接到所述第一单元堆叠和所述第二单元堆叠；以及第二导电线，所述第二导电线在所述第二单元阵列层上沿所述第一方向延伸并且连接到所述第二单元堆叠，其中，所述第一导电线和所述第二导电线包括第一金属材料，而所述公共导电线包括电阻率小于所述第一金属材料的电阻率的第二金属材料。
[0011]根据本专利技术构思的示例性实施例，提供一种3D半导体存储器件，包括：第一单元堆叠，所述第一单元堆叠设置在衬底上；第二单元堆叠，所述第二单元堆叠设置在所述第一单元堆叠上；第一导电线，所述第一导电线设置在所述衬底与所述第一单元堆叠之间；第二导电线，所述第二导电线设置在所述第一单元堆叠与所述第二单元堆叠之间；蚀刻停止图案，所述蚀刻停止图案设置在所述第二导电线与所述第一单元堆叠之间；第三导电线，所述第三导电线设置在所述第二单元堆叠上；以及覆盖图案，所述覆盖图案与所述第二导电线和所述蚀刻停止图案接触。
附图说明
[0012]图1是示出根据本专利技术构思的示例性实施例的三维(3D)半导体存储器件的视图。
[0013]图2是示出根据本专利技术构思的示例性实施例的3D半导体存储器件的存储单元阵列的电路图。
[0014]图3是示出根据本专利技术构思的示例性实施例的3D半导体存储器件的存储单元阵列的透视图。
[0015]图4是示出根据本专利技术构思的示例性实施例的3D半导体存储器件的俯视图。
[0016]图5A和图5B是沿着图4的线I
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I
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和II
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II
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截取的截面图，示出了根据本专利技术构思的示例性实施例的3D半导体存储器件。
[0017]图6A、图6B、图6C、图6D和图6E是图5A的部分“A”的放大视图。
[0018]图7是示出根据本专利技术构思的示例性实施例的3D半导体存储器件的截面图。
[0019]图8、图9、图10和图11是沿着图4的线I
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和I本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体存储器件，包括：第一单元堆叠，所述第一单元堆叠沿第一方向和第二方向布置，所述第一方向和所述第二方向与衬底的顶表面平行并且彼此相交；第二单元堆叠，所述第二单元堆叠设置在所述第一单元堆叠上并且沿所述第一方向和所述第二方向布置；第一导电线，所述第一导电线沿所述第一方向延伸并且被设置在所述衬底与所述第一单元堆叠之间；公共导电线，所述公共导电线沿所述第二方向延伸并且被设置在所述第一单元堆叠与所述第二单元堆叠之间；蚀刻停止图案，所述蚀刻停止图案沿所述第二方向延伸并且被设置在所述第一单元堆叠的顶表面与所述公共导电线之间，所述蚀刻停止图案包括导电材料；第二导电线，所述第二导电线沿所述第一方向延伸并且被设置在所述第二单元堆叠上；以及覆盖图案，所述覆盖图案覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁，其中，每条所述公共导电线的第二厚度大于每条所述第一导电线的第一厚度。2.根据权利要求1所述的三维半导体存储器件，其中，所述蚀刻停止图案之一的底部宽度大于所述第一单元堆叠之一的顶部宽度。3.根据权利要求1所述的三维半导体存储器件，其中，所述公共导电线之一的顶部宽度小于所述第二单元堆叠之一的底部宽度。4.根据权利要求1所述的三维半导体存储器件，其中，所述第二厚度至少是所述第一厚度的两倍。5.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：填充绝缘图案，所述填充绝缘图案设置在所述公共导电线之间，其中，所述填充绝缘图案的底表面位于比所述蚀刻停止图案之一的底表面低的水平高度处。6.根据权利要求5所述的三维半导体存储器件，所述三维半导体存储器件还包括：下填充绝缘图案，所述下填充绝缘图案设置在所述第一单元堆叠之间，其中，所述覆盖图案包括设置在所述填充绝缘图案与所述下填充绝缘图案之间的底部。7.根据权利要求6所述的三维半导体存储器件，其中，所述第一单元堆叠和所述第二单元堆叠均包括：顺序堆叠的第一电极、第二电极和第三电极；位于所述第一电极与所述第二电极之间的开关图案；以及位于所述第二电极与所述第三电极之间的可变电阻图案，其中，所述覆盖图案的所述底部位于每个所述第一单元堆叠的所述第三电极的顶表面与底表面之间。8.根据权利要求5所述的三维半导体存储器件，所述三维半导体存储器件还包括：上填充绝缘图案，所述上填充绝缘图案设置在所述第二单元堆叠之间；以及上覆盖图案，所述上覆盖图案设置在所述第二单元堆叠的侧壁与所述上填充绝缘图案
之间以及所述上填充绝缘图案与所述填充绝缘图案之间，其中，所述上覆盖图案的底表面位于与所述公共导电线的顶表面基本相同的水平高度处。9.根据权利要求8所述的三维半导体存储器件，所述三维半导体存储器件还包括：缓冲绝缘图案，所述缓冲绝缘图案在所述公共导电线之间设置在所述填充绝缘图案上，其中，所述上覆盖图案与所述缓冲绝缘图案的顶表面接触。10.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：上蚀刻停止图案，所述上蚀刻停止图案设置在所述第二单元堆叠的顶表面与每条所述第二导电线之间，并且由导电材料形成，其中，所述公共导电线的所述第二厚度大于所述第二导电线的第三厚度，并且其中，所述上蚀刻停止图案比所述蚀刻停止图案薄。11.一种三维半导体存储器件，包括：第一导电线，所述第一导电线沿平行于衬底的顶表面的第一方向延伸；第一单元堆叠，所述第一单元堆叠位于所述第一导电线上...

【专利技术属性】
技术研发人员：金相局，姜润昇，权五益，金娟智，全秀珍，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：