时脉闸控单元制造技术

本发明专利技术公开一种时脉闸控单元，包括两闩锁器可配置为正反器，以利用第一时脉信号的正/负缘来储存输入端的值，而且还包括选择器可选择使正反器储存不同输入端的值。另外，在非扫描测试模式下，所述时脉闸控单元可透过一独立信号来强制关掉没有用到的闩锁器，以达到省电的效果，并在扫描测试模式的扫描移位期间和扫描撷取期间，所述时脉闸控单元更分别透过两独立信号来强制输出第一时脉信号作为闸控时脉信号。信号。信号。

【技术实现步骤摘要】
时脉闸控单元


[0001]本专利技术涉及一种时脉闸控单元(Clock Gating Cell，CGC)，且特别涉及一种适用于扫描链(Scan Chain)的时脉闸控单元。

技术介绍

[0002]扫描链是可测试性设计的一种实现技术，它应用在扫描测试(Scan Testing)模式下检测组合逻辑电路中的各种故障(Fault)。通常，扫描链是由组合逻辑电路与至少一正反器(Flip-Flop)所串联组成，且输入正反器的时脉信号可由时脉闸控单元所提供。举例来说，请参阅图1与图2，图1是现有时脉闸控单元的电路示意图，图2是图1的时脉闸控单元用于扫描链上的示意图。如图1所示，时脉闸控单元10包括或(OR)闸101、闩锁器(Latch)102和及(AND)闸103。或闸101具有第一输入端与第二输入端分别接收测试致能信号TEST_SE与时脉致能信号EN，以及输出端耦接闩锁器102的资料输入端LD。
[0003]闩锁器102的时脉输入端LG则接收第一时脉信号CLK经反相后的第二时脉信号CLKB(图未绘示)，且闩锁器102的资料输出端LQ耦接及闸103的第一输入端。及闸103的第二输入端则接收第一时脉信号CLK，并利用其输出端输出闸控时脉信号GCLK，以作为输入正反器12的时脉信号。也就是说，如图2所示，正反器12的时脉输入端CK耦接及闸103的输出端，或者称作时脉闸控单元10的输出端。另外，正反器12的资料输入端D耦接组合逻辑电路14。然而，在扫描测试模式下，除了扫描样本(Scan Pattern)要满足测试条件以输入正反器12的资料输入端D外，扫描链1也要同时满足时脉闸控单元10的致能条件，否则将无法进行扫描测试。因此，如何设计出一种更适用于扫描链1的时脉闸控单元则成为本领域的一项重要课题。

技术实现思路

[0004]有鉴于此，本专利技术实施例提供一种时脉闸控单元，包括选择器、第一闩锁器、或闸和第一及闸。选择器具有第一输入端与第二输入端分别接收时脉致能信号与扫描输入信号、选择端接收测试致能信号，以及输出端用来输出时脉致能信号或扫描输入信号。第一闩锁器具有时脉输入端接收第一时脉信号经反相后的第二时脉信号、资料输入端耦接选择器的输出端，以及资料输出端用来输出闩锁信号。或闸具有第一输入端、第二输入端与第三输入端分别接收测试旁通信号、测试致能信号与闩锁信号，以及输出端用来输出测试旁通信号、测试致能信号与闩锁信号所经逻辑或后的运算结果。第一及闸则具有第一输入端耦接或闸的输出端、第二输入端接收第一时脉信号，以及输出端用来输出闸控时脉信号。
[0005]优选地，时脉闸控单元更包括第二及闸和第二闩锁器。第二及闸具有第一输入端与第二输入端分别接收第一时脉信号与测试模式信号，以及输出端用来输出第一时脉信号与测试模式信号所经逻辑与后的运算结果。第二闩锁器则具有时脉输入端耦接第二及闸的输出端、资料输入端耦接第一闩锁器的资料输出端，以及资料输出端用来输出扫描输出信号。
[0006]为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与图式，然而所提供的图式仅用于提供参考与说明，并非用来对本专利技术加以限制。
附图说明
[0007]图1是现有时脉闸控单元的电路示意图。
[0008]图2是图1的时脉闸控单元用于扫描链上的示意图。
[0009]图3是本专利技术实施例所提供的时脉闸控单元的电路示意图。
[0010]图4是图3的时脉闸控单元用于功能模式下的时序图。
[0011]图5A是图3的时脉闸控单元用于扫描测试模式下，但测试旁通信号被固定在低位准的时序图。
[0012]图5B是图3的时脉闸控单元用于扫描测试模式下，但测试旁通信号被固定在高位准的时序图。
具体实施方式
[0013]以下是通过特定的具体实施例来说明本专利技术的实施方式，本领域技术人员可由本说明书所提供的内容了解本专利技术的优点与效果。本专利技术可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本专利技术的构思下进行各种修改与变更。另外，本专利技术的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本专利技术的相关
技术实现思路
，但所提供的内容并非用以限制本专利技术的保护范围。
[0014]应当可以理解的是，虽然本文中可能会使用到“第一”、“第二”、“第三”等术语来描述各种元件或者信号，但这些元件或者信号不应受这些术语的限制。这些术语主要是用以区分一元件与另一元件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包含相关联的列出项目中的任一个或者多个的组合。
[0015]请参阅图3，图3是本专利技术实施例所提供的时脉闸控单元的电路示意图。时脉闸控单元30包括选择器301、第一闩锁器302、或闸303、第一及闸304、第二及闸305与第二闩锁器306。选择器301具有第一输入端与第二输入端分别接收时脉致能信号EN与扫描输入信号TEST_SI、选择端接收测试致能信号TEST_SE，以及输出端用来输出时脉致能信号EN或扫描输入信号TEST_SI。在本实施例中，选择器301可较佳是以2选1数据多工器(Multiplexer，MUX)来实现，但本专利技术不以此为限制。因此，当选择器301的选择端收到测试致能信号TEST_SE为低位准(0)时，选择器301则选择第一输入端(0)所收到的时脉致能信号EN作为其输出端的输出。相反地，当选择器301的选择端收到测试致能信号TEST_SE为高位准(1)时，选择器301则选择第二输入端(1)所收到的扫描输入信号TEST_SI作为其输出端的输出。总而言之，选择器301是根据测试致能信号TEST_SE来选择时脉致能信号EN或扫描输入信号TEST_SI作为其输出端的输出。
[0016]第一闩锁器302具有时脉输入端LG接收第一时脉信号CLK经反相后的第二时脉信号(图未绘示，但本实施例可将第二时脉信号标记为CLKB)、资料输入端LD耦接选择器301的输出端，以及资料输出端LQ用来输出闩锁信号QS。也就是说，当第一闩锁器302的时脉输入端LG收到第二时脉信号CLKB为高位准(1)，即第一时脉信号CLK为低位准(0)时，第一闩锁器
302就可直接将资料输入端LD所收到的时脉致能信号EN或扫描输入信号TEST_SI作为闩锁信号QS输出。另外，当第一闩锁器302的时脉输入端LG收到第二时脉信号CLKB为低位准(0)，即第一时脉信号CLK为高位准(1)时，第一闩锁器302的资料输出端LQ则输出为保持前一位准的闩锁信号QS。由于闩锁器的运作原理已为本
中具有通常知识者所习知，因此有关第一闩锁器302的细节于此就不再多加赘述。
[0017]或闸303具有第一输入端、第二输入端与第三输入端分别接收测试旁通信号TEST_BYPASS、测试致能信号TEST_SE与闩锁信号QS，以及输出端用来输出测试旁通信号TEST_BYPASS、测试致能信号TEST_SE与闩锁信号QS所经逻辑或后的运算结果。第一及闸304则具有第一输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时脉闸控单元，包括：一选择器，具有一第一输入端与一第二输入端分别接收一时脉致能信号与一扫描输入信号、一选择端接收一测试致能信号，以及一输出端用来输出该时脉致能信号或该扫描输入信号，其中该选择器是根据该扫描致能信号来选择该时脉致能信号或该扫描输入信号作为该输出端的输出；一第一闩锁器，具有一时脉输入端接收一第一时脉信号经反相后的一第二时脉信号、一资料输入端耦接该选择器的该输出端，以及一资料输出端用来输出一闩锁信号；一或闸，具有一第一输入端、一第二输入端与一第三输入端分别接收一测试旁通信号、该测试致能信号与该闩锁信号，以及一输出端用来输出该测试旁通信号、该测试致能信号与该闩锁信号所经逻辑或后的运算结果；以及一第一及闸，具有一第一输入端耦接该或闸的该输出端、一第二输入端接收该第一时脉信号，以及一输出端用来输出一闸控时脉信号。2.根据权利要求1所述的时脉闸控单元，更包括：一第二及闸，具有一第一输入端与一第二输入端分别接收该第一时脉信号与一测试模式信号，以及一输出端用来输出该第一时脉信号与该测试模式信号所经逻辑与后的运算结果。3.根据权利要求2所述的时脉闸控单元，更包括...

【专利技术属性】
技术研发人员：罗宇诚，潘友仁，沈威志，石健玮，缪俊伟，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：