显示器驱动电路及其驱动方法技术

一种显示器驱动电路包括：提供一系列行地址的字线定序器和行解码器，其对每个行地址解码并断言多个输出端中相应的一个上的写入信号。可任选的数据路由定序器提供一系列路由地址，该地址由任选的数据路由器使用，为数据选择路由到显示器的特定子行。另外，任选的子行定序器给任选的子行解码器提供一系列子行地址，子行解码器对每个子行地址解码，并断言多个第二输出端中对应的一个上的写入信号。（*该技术在2018年保护过期，可自由使用*）

Display driving circuit and driving method thereof

A display driver circuit includes a word line sequencer and a row decoder providing a series of row addresses that decode and assert a write signal on one of the plurality of output terminals. An optional data routing sequencer provides a series of routing addresses that are used by an optional data router to route data to a particular row of the display. In addition, an optional sub line sequencer for optional sub line decoder provides a series of sub row address, sub row decoder for each sub row address decoder, a write signal and asserts that a plurality of second output corresponding.

【技术实现步骤摘要】

本专利技术总的涉及驱动电子显示器的电路，尤其涉及利用内定序器顺序驱动显示器字线的系统和方法。附图说明图1表示现有的驱动显示器102的显示器驱动电路100，其中显示器102包括一个布置成768行和1024列的象素单元阵列。显示器驱动电路100包括行解码器104，写入保持寄存器106，地址计数器108，指令解码器110，反相逻辑电路112，定时信号发生器114，和输入缓冲寄存器116、118和120。驱动电路100接收经SCLK终端122的时钟信号，经反相(INV)终端124的反相信号，经32位系统数据总线126的数据和地址，以及经2位操作码总线128的操作指令，所有与系统远离的装置(如计算机)都没有示出。定时信号发生器114通过本领域技术人员公知的方法产生定时信号，并把这些定时信号经时钟信号线(未示出)提供给驱动电路100的各组成部分，以协调每个组成部分的工作。反相逻辑电路112经INV终端124和缓冲寄存器116从该系统接收反相信号，并经系统数据总线126和缓冲寄存器118从该系统接收数据和地址。响应于第一反相信号(INV)，反相逻辑电路112断言(assert)32位内数据总线130上接收到的数据和地址。响应于第二反相信号(INV)，反相逻辑电路112断言32位内数据总线130上接收到的数据的补数(complement)。内数据总线130提供给写入保持寄存器106经断言的数据，并给行解码器104提供(经其32线中的10线)断言的行地址。指令解码器110经操作码总线128和缓冲寄存器120从系统接收操作码指令。并响应于接收到的指令，经内控制总线132向行解码器104，写入保持寄存器106和地址计数器108提供控制信号。响应于的系统断言系统数据总线126上的数据和操作码总线128上的第一指令(即数据写入)，指令解码器110断言内控制总线132上的控制信号，以使写入保持寄存器106把断言的数据经内数据总线130加载到写入保持寄存器106的第一部分。因为内数据总线130仅有32位宽，所以需要32条数据写入命令以把整行数据(1024位)加载到写入保持寄存器106上。地址计数器108经一组线134提供一个地址，该地址表示写入数据的写入保持寄存器106的一部分。当执行每个顺序数据写入命令时，地址计数器108增加在线134上断言的地址，以表示写入保持寄存器106的下一个32位部分。响应于系统断言系统数据总线126上的行地址以及操作码总线128上的第二指令(即加载行地址)，指令解码器110断言控制总线132上的控制信号，使行解码器104储存断言的行地址。然后，响应于系统断言操作码总线128上的第三指令(即阵列写入)，指令解码器110断言控制总线132上的控制信号，以使写入保持寄存器106断言在一组1024数据输出端136上的1024位储存数据，并使行解码器104对储存的行地址解码并断言对应于解码的行地址的字线138的一组768中的一个上的写入信号。在对应的字线上的写入信号使在数据输出端136上经断言的数据锁存到显示器102的相应象素单元行(图1中未示出)中。图2表示显示器100的象素单元200(r，c)的一个例子，其中(r)和(c)分别表示象素单元的行和列。象素单元200包括一个锁存器202，一个象素电极204，和开关晶体管206及208。锁存器202是一个静态随机存取存储器(SRAM)锁存器。锁存器202的输入端经晶体管208耦接到位+数据线210(c)，锁存器202的另一输入端经晶体管208耦接到位-数据线212(c)。晶体管206和208的栅极端耦接到字线138(r)。锁存器202的输出端214耦接到象素电极204。字线138(r)上的写入信号将晶体管206和208置于导通状态，以使在数据线210(c)和212(c)上经断言的补充数据被锁存，使得锁存器202的输出端214和耦接的象素电极204与数据线210(c)处于相同的逻辑电平。图3表示一个指令表300，表中提出了用于驱动显示器驱动电路100的操作码指令。参考图1对每项操作进行解释。操作码(00)对应于操作指令号，该号被驱动电路100忽略。操作码(01)是一个数据写入命令，以使在系统数据总线126上经断言的数据被加载到写入保持寄存器106中。操作码(11)是一个加载行地址命令，其使在系统数据总线126上经断言的行地址加载到行解码器104中。操作码(10)是一个阵列写入命令，以使储存在写入保护寄存器136中的一个数据线(1024位)被转移到对应于储存在行解码器104中的行地址的象素单元行的锁存器中。图4是上述操作码如何用于控制驱动电路100的时间安排图。在第一SCLK周期中，系统断言在操作码总线128上的数据写入命令，以使在系统数据总线126(D[31∶0])上经断言的数据的第一个32位块(块0)被加载到写入保持寄存器106中。在接下来的31 SCLK周期中，系统断言该使31个以上的32位块加载到写入保持寄存器106中的数据写入命令，因此汇编(assembly)在写入保持寄存器106中一个(1024)位的完整行。再接下来，系统断言系统数据总线126的10位(如D[9∶0])上的行地址(RA)和操作码总线128上的加载行地址命令(11)，把断言的地址加载到行解码器104中。最后，系统断言操作码总线128上的阵列写入命令(10)，使写入保持寄存器106中的数据的完整行加载到由行解码器104中的地址确认的显示器102的象素单元行中。重复此顺序，把每个顺序的数据线从系统转移到显示器102。现有显示器驱动器100至少有两个缺点。首先，因为数据的完整行(1024位)被一次写入显示器102，所以驱动电路100和显示器102产生相对较大的峰值电流。第二，因为行地址必须在每个数据行写入到显示器102之前加载，所以驱动电路100对系统界面带宽有较高的要求。另外，峰值电流和系统带宽要求相互关联，因为必须加载附加行地址，所以在一个时刻把数据写入象素单元的较小块以减小峰值电流的要求会增大带宽的要求。我们所需要的是一种具有峰值电流的要求降低并且系统界面带宽的要求也降低的显示器驱动电路。在此描述一种新颖的显示器驱动电路。显示器驱动电路的一个实施例包括一个行定序器(sequancer)，用于在一个输出端提供一系列行地址。驱动电路还包括一个具有一个耦接到行定序器的输出端的输入端和多个输出端的行解码器。行解码器对行定序器提供的每个地址解码，并断言在相应的一个输出端上的数据写入信号。显示器驱动电路可任选包括一个耦接的行地址寄存器，以向行定序器提供初始行地址。行地址寄存器还包括一个用于接收另一初始行地址的输入端。行定序器包括一个用于接收控制信号的控制输入端。响应于第一控制信号的接收，行定序器输出一系列行地址中的下一个地址。响应于第二控制信号的接收，行定序器接收来自另一初始行寄存器的初始行地址，并输出一系列起始于另一初始行地址的新的行地址。行定序器可任选地输出一系列子行地址，并且行解码器是一个子行解码器。显示器驱动电路的一个具体实施例还包括一个数据路由定序器和一个数据路由器。数据路由定序器在一个输出端提供一系列路由地址。数据路由器有一个耦接到数据路由定序器输出端的用于接收数据路由地本文档来自技高网...

【技术保护点】
一种显示器驱动电路，包括： 一个行定序器，用于在一个输出端提供一系列行地址；和 一个行解码器，具有一个耦接到行定序器的输出端的输入端和多个输出端，该行解码器对上述行地址解码，并断言相应的一个输出端上的数据写入信号。

【技术特征摘要】
US 1997-11-14 08/970,4431．一种显示器驱动电路，包括一个行定序器，用于在一个输出端提供一系列行地址；和一个行解码器，具有一个耦接到行定序器的输出端的输入端和多个输出端，该行解码器对上述行地址解码，并断言相应的一个输出端上的数据写入信号。2．如权利要求1所述的显示器驱动电路，还包括一个耦接到所述行定序器的行地址寄存器，用于向行定序器提供初始行地址。3．如权利要求2所述的显示器驱动电路，其中所述地址寄存器包括一个用于接收另一初始行地址的输入端。4．如权利要求3所述的显示器驱动电路，其中所述行定序器包括一个控制输入端；和其中行定序器响应于第一控制信号的接收，输出一系列行地址中的下一个地址；和其中行定序器响应于第二控制信号的接收，输出一系列起始于所述另一初始行地址的新的行地址。5．如权利要求1所述的显示器驱动电路，还包括一个数据路由定序器，用于在一个输出端提供一系列路由地址；和一个数据路由器，具有一个耦接到所述数据路由定序器的地址输出端组，一个数据输入端组组，一个第一数据输出端组，和一个第二数据输出端组，行定序器数据路由器响应于所述路由地址系列的接收选择性地将所述数据输入端组与第一或第二数据输出端组耦接。6．如权利要求1所述的显示器驱动电路，还包括一个子行定序器，用于在输出端提供一系列子行地址；和一个子行解码器，具有一个耦接到所述子行定序器输出端的输入端和多个输出端，子行解码器用于对每个子行地址解码，并断言所述多个输出端的其中一个相应端上的写入信号。7．如权利要求6所述的显示器驱动电路，还包括一个数据路由定序器，用于在一个输出端提供一系列路由地址；和一个数据路由器，具有一个耦接到数据路由定序器的地址输入端组，一个数据输入端组，一个第一数据输出端组，和一个第二数据输出端组，所述数据路由器响应于所述系列的路由地址的接收，选择性地使所述数据输入端组与第一或第二数据输出端组耦接。8．如权利要求1所述的显示器驱动电路，其中所述行地址系列包括一个单调递增的系列。9．如权利要求1所述的显示器驱动电路，其中行定序器提供一系列子行地址；和行解码器包括一个子行解码器。10．在具...

【专利技术属性】
技术研发人员：雷蒙德平克汉姆，W斯潘塞沃利第三，埃德温L赫德森，约翰G坎贝尔，
申请(专利权)人：奥罗拉系统公司，
类型：发明
国别省市：US[美国]