本发明专利技术涉及一种低冗余率的稀疏阵列构型设计方法，包括以下步骤：（1）确定两级稀疏子阵列的阵元数目及阵元间距；（2）设计稀疏阵列构型并推导阵元位置分布的解析表达式；（3）推导稀疏阵列在差分共阵域、求和共阵域及求和差分共阵域的连续区间；（4）基于步骤3中的连续区间，计算求和差分虚拟阵的连续自由度；（5）推导求和共阵与差分共阵重叠度的表达式；（6）计算该稀疏阵列构型的共阵冗余率。本发明专利技术通过减少求和虚拟阵与差分虚拟阵之间的阵元重叠率，解决了现有同类阵列设计方法存在的共阵冗余度过高的问题，在相同阵元数的情况下，具有更高的阵列利用率与自由度，从设计层面提升了角度估计性能。估计性能。估计性能。
【技术实现步骤摘要】
一种低冗余率的稀疏阵列构型设计方法
[0001]本专利技术属于阵列天线设计领域，具体涉及一种低冗余率的稀疏阵列构型设计方法。
技术介绍
[0002]稀疏阵列是指将天线接收阵列中的阵元按照一定的规则进行稀疏摆放组成的阵列构型，相比于传统的均匀阵列，稀疏阵列突破了空间奈奎斯特采样定理的限制，具有阵列孔径扩展、自由度提升、阵元间互耦效应降低等诸多优势，有助于从阵列设计层面提升测角性能。
[0003]稀疏阵列的构型设计主要可以分为差分共阵类和求和差分共阵类。差分共阵类代表阵列有：最小冗余阵列、最小孔洞阵列、互质阵列、嵌套阵列以及这些阵列的衍生阵列，该类阵列设计方法的局限性在于构建的虚拟阵列中自由度数目不能超过物理孔径的两倍。基于求和差分共阵的稀疏阵列设计方法目前研究较少，并且其构建的求和虚拟阵与差分虚拟阵之间的阵元重叠率较大，共阵冗余度较高，限制了共阵自由度。
技术实现思路
[0004]本专利技术针对现有技术中的不足，提供一种低冗余率的稀疏阵列构型设计方法，从阵列构型设计层面减少差分共阵与求和共阵的阵元重叠率，以降低共阵冗余度，提高阵列自由度，进而提升测角性能。
[0005]为实现上述目的，本专利技术采用以下技术方案：
[0006]一种低冗余率的稀疏阵列构型设计方法，包括以下步骤：
[0007]步骤1：确定两级稀疏子阵列的阵元数目及阵元间距；
[0008]步骤2：基于步骤1中设定的参数，设计稀疏阵列构型并推导阵元位置分布的解析表达式；
[0009]步骤3：根据步骤2中设计的稀疏阵列构型及阵元位置分布的解析表达式，推导稀疏阵列在差分共阵域、求和共阵域及求和差分共阵域的连续区间；
[0010]步骤4：基于步骤3中推导的连续区间，计算求和差分虚拟阵的连续自由度及其最优解；
[0011]步骤5：基于步骤3中推导的连续区间，推导求和共阵与差分共阵重叠度的表达式；
[0012]步骤6：根据步骤4与步骤5的结果，计算该稀疏阵列构型的共阵冗余率。
[0013]进一步地，在所述步骤1中，定义两级稀疏子阵列和子阵列中的阵元数为N1且阵元间距为N1d，子阵列中的阵元数为N2且阵元间距为N2d，其中N1≤N2，d＝λ/2，λ为入射信号波长，总阵元数N＝N1+N2+1。
[0014]进一步地，步骤2中，所述稀疏阵列构型中阵元位置分布满足其中
[0015][0016]进一步地，所述步骤3中，稀疏阵列在整个差分共阵域连续且连续区间为(
‑
S1,S1)，其中稀疏阵列在求和共阵域的连续区间为(
‑
S2,S3)，其中N2‑
N1＝ε，
[0017]当0≤ε＜3时，
[0018][0019]当ε＝3时，
[0020][0021]当ε＝4时，
[0022][0023]当ε＞4andε≠6时，
[0024][0025]当ε＝6时，
[0026][0027]稀疏阵列在整个求和差分共阵域连续且连续区间为(
‑
S3,S3)。
[0028]进一步地，步骤4中，所述求和差分虚拟阵的连续自由度DOF为且DOF的最优解求解问题可以转化为下式的优化问题：
[0029][0030]其中DOF
max
表示DOF的最优解，N0＝N
‑
1，根据AM
‑
GM不等式，上式优化问题的解为：
[0031][0032]进一步地，步骤5中所述求和共阵与差分共阵重叠度Ω的表达式为Ω＝2(S1‑
S2+1)，根据步骤3，
[0033]当0≤ε＜3时，
[0034][0035]当ε＝3时，
[0036][0037]当ε＝4时，
[0038][0039]当ε＞4andε≠6时，
[0040][0041]当ε＝6时，
[0042][0043]进一步地，步骤6中所述共阵冗余率η定义为
[0044]当0≤ε＜3时，
[0045][0046]当ε＝3时，
[0047][0048]当ε＝4时，
[0049][0050]当ε＞4andε≠6时，
[0051][0052]当ε＝6时，
[0053][0054]当连续自由度达到最优时，根据步骤4，
[0055]当时，η＝0.16；
[0056]当时，ε＝0，η对N0的一阶导数且最大冗余率冗余率和分别表示N0＝8和N0＝10时对应的共阵冗余率；
[0057]当N1＝2,N2＝3时，η＝0.2424；
[0058]当时，ε＝1，且最大冗余率冗余率表示N0＝7时对应的共阵冗余率；
[0059]在满足2＜N1≤N2条件下，当时，共阵冗余率η≤0.0496，当
时，共阵冗余率η≤0.105。
[0060]不同于传统的基于差分共阵的稀疏阵列设计方法和现有的基于求和差分共阵的稀疏阵列设计方法，本专利技术公开的一种低冗余率的稀疏阵列构型设计方法在实现过程中通过减少求和虚拟阵与差分虚拟阵之间的阵元重叠率降低共阵冗余率，在相同阵元数的情况下具有更高的阵列利用率与阵列自由度，从设计层面提升了稀疏阵列的角度估计性能。
附图说明
[0061]图1为本专利技术的流程示意图。
[0062]图2为本专利技术不同ε下共阵冗余度随N1取值变化的曲线图。
具体实施方式
[0063]现在结合附图对本专利技术作进一步详细的说明。
[0064]参照图1，本专利技术的一种低冗余率的稀疏阵列构型设计方法，包括：
[0065]步骤1：确定两级稀疏子阵列的阵元数目及阵元间距，具体如下：
[0066]定义两级稀疏子阵列和子阵列中各阵元间距为N1d且阵元数为N1，子阵列中阵元间距为N2d且阵元数为N2，N1≤N2，总阵元数为N1+N2+1，其中，d＝λ/2，λ表示入射信号波长。
[0067]步骤2：基于步骤1中设定的参数，设计稀疏阵列构型并计算阵元位置分布的解析表达式，稀疏阵列构型中阵元位置分布满足：其中，
[0068][0069]步骤3：根据步骤2中设计的阵列构型及阵元位置分布的解析表达式，推导该稀疏阵列在差分共阵域、求和共阵域以及求和差分共阵域的连续区间，具体如下：
[0070](1)差分共阵的连续区间：
[0071]本专利技术公开的稀疏阵列在整个差分共阵域是连续的，连续区间为：(
‑
S1,S1)，其中，
[0072](2)求和共阵的连续区间：
[0073]本专利技术公开的稀疏阵列在求和共阵域的连续区间为：(
‑
S2,S3)，其中，定义N2‑
N1＝ε，
[0074]1)求解S2的取值
[0075]当0≤ε＜3，
[0076]当ε＝3，
[0077]当ε＝4，
[0078]当ε＞4andε≠6，
[0079]当ε＝6，
[0080]2)求本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种低冗余率的稀疏阵列构型设计方法，其特征在于，包括以下步骤：步骤1：确定两级稀疏子阵列的阵元数目及阵元间距；步骤2：基于步骤1中设定的参数，设计稀疏阵列构型并推导阵元位置分布的解析表达式；步骤3：根据步骤2中设计的稀疏阵列构型及阵元位置分布的解析表达式，推导稀疏阵列在差分共阵域、求和共阵域及求和差分共阵域的连续区间；步骤4：基于步骤3中推导的连续区间，计算求和差分虚拟阵的连续自由度及其最优解；步骤5：基于步骤3中推导的连续区间，推导求和共阵与差分共阵重叠度的表达式；步骤6：根据步骤4与步骤5的结果，计算该稀疏阵列构型的共阵冗余率。2.如权利要求1所述的一种低冗余率的稀疏阵列构型设计方法，其特征在于，在所述步骤1中，定义两级稀疏子阵列和子阵列中的阵元数为N1且阵元间距为N1d，子阵列中的阵元数为N2且阵元间距为N2d，其中N1≤N2，d＝λ/2，λ为入射信号波长，总阵元数N＝N1+N2+1。3.如权利要求2所述的一种低冗余率的稀疏阵列构型设计方法，其特征在于，步骤2中，所述稀疏阵列构型中阵元位置分布满足其中4.如权利要求3所述的一种低冗余率稀疏阵列构型设计方法，其特征在于，所述步骤3中，稀疏阵列在整个差分共阵域连续且连续区间为(
‑
S1,S1)，其中稀疏阵列在求和共阵域的连续区间为(
‑
S2,S3)，其中N2‑
N1＝ε，当0≤ε＜3时，当ε＝3时，当ε＝4时，当ε＞4andε≠6时，...
【专利技术属性】
技术研发人员：赵嫔姣，胡国兵，陈正宇，王利伟，陈恺，蒋凌瑕，
申请(专利权)人：金陵科技学院，
类型：发明
国别省市：
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