三维存储装置及其制备方法制造方法及图纸

本申请提供了一种三维存储装置及其制备方法。该三维存储装置包括：衬底；存储叠层结构，位于衬底上；存储沟道结构，贯穿存储叠层结构，包括沿其径向方向由外向内的功能层和存储沟道层；选择叠层结构，位于存储叠层结构的远离衬底的一侧；以及选择沟道结构，贯穿选择叠层结构，并与存储沟道结构的远离衬底的端面相接触，包括选择沟道层；其中，选择沟道层的厚度大于存储沟道层的厚度。该三维存储装置的制备方法可以提高GIDL电流的产生效率，同时可以提高三维存储装置的擦除速度。高三维存储装置的擦除速度。高三维存储装置的擦除速度。

【技术实现步骤摘要】
三维存储装置及其制备方法


[0001]本申请涉及半导体
，更具体地，涉及三维存储装置及其制备方法。

技术介绍

[0002]随着NAND闪存技术的发展，3D NAND架构可在不牺牲数据完整性的情况下扩展到更高的存储密度，从而实现更大的存储容量。
[0003]在3D NAND存储装置中，通常由沟道结构构成存储阵列，并且沟道结构可包括在垂直方向上的多个存储单元，从而在三维方向上形成阵列布置的存储单元(cell)。每个沟道结构的两端可分别与位线(BL)和公共源极线(CSL)连接，使沟道结构能够形成电路回路。沟道结构与位线之间可包括至少一个顶部选择晶体管，并通过该顶部选择晶体管控制沟道结构与位线之间电路的接通或者切断。此外，在一些NAND存储装置执行擦除操作的方法中，顶部选择晶体管还需要提供GIDL(栅致漏极泄露)电流，从而为沟道结构中的多个存储单元提供擦除电压。
[0004]现有技术中，顶部选择晶体管和存储单元通常具有相同的物理结构。具体地，顶部选择晶体管和存储单元通常共享相同厚度的沟道层。为获得较大的晶粒尺寸和较好的栅控能力，存储单元对应的沟道层的厚度呈现减薄化处理趋势，例如减薄处理至厚度小于8nm。然而，这会导致与存储单元共享相同厚度的顶部选择晶体管的沟道层在提供GIDL电流时工作效率较低，从而影响3D NAND存储装置的擦除速度。

技术实现思路

[0005]本申请提供了一种三维存储装置。该三维存储装置包括：衬底；存储叠层结构，位于衬底上；存储沟道结构，贯穿存储叠层结构，包括沿其径向方向由外向内的功能层和存储沟道层；选择叠层结构，位于存储叠层结构的远离衬底的一侧；以及选择沟道结构，贯穿选择叠层结构，并与存储沟道结构的远离衬底的端面相接触，包括选择沟道层；其中，选择沟道层的厚度大于存储沟道层的厚度。
[0006]在一些实施方式中，选择沟道层与选择叠层结构相接触。
[0007]在一些实施方式中，该三维存储装置还可包括：沟道插塞，位于选择沟道结构的远离衬底的端部，并与选择沟道层相接触。
[0008]在一些实施方式中，存储叠层结构和选择叠层结构均包括交替叠置的电介质层和栅极层，栅极层可包括位于芯部的导电层以及至少部分围绕导电层的栅极阻挡层。
[0009]在一些实施方式中，三维存储装置还可包括：栅极缝隙结构，依次贯穿选择叠层结构和存储叠层结构，包括导电芯部以及依次至少部分围绕导电芯部的隔离层。
[0010]本申请还提供了一种三维存储装置的制备方法。该制备方法包括：在衬底上形成存储叠层结构并形成贯穿存储叠层结构的存储沟道结构，其中，存储沟道结构包括沿其径向方向由外向内的功能层和存储沟道层；在存储叠层结构的远离衬底的一侧形成选择叠层结构；形成贯穿选择叠层结构的选择沟道孔，其中，选择沟道孔与存储沟道结构的远离衬底
的端面相接触；以及在选择沟道孔的内壁上形成选择沟道层，其中，选择沟道层的厚度大于存储沟道层的厚度。
[0011]在一些实施方式中，在选择沟道孔的内壁上形成选择沟道层的步骤之后，该方法还可包括：在形成有选择沟道层的选择沟道孔内形成绝缘填充层。
[0012]在一些实施方式中，在选择沟道孔的内壁上形成选择沟道层的步骤可包括：在选择沟道孔的内壁和选择叠层结构的远离衬底的表面形成选择沟道材料层。
[0013]在一些实施方式中，在选择沟道孔的内壁和选择叠层结构的远离衬底的表面形成选择沟道材料层的步骤之后，该方法可包括：在形成有选择沟道材料层的选择沟道孔内形成绝缘填充材料层，并覆盖选择沟道材料层的位于选择叠层结构上的部分；以及去除选择沟道材料层和绝缘填充材料层的位于选择沟道孔之外的部分，以形成选择沟道层和绝缘填充层。
[0014]在一些实施方式中，方法还可包括：在选择沟道孔的孔口处形成与选择沟道层相接触的选择沟道插塞。
[0015]在一些实施方式中，存储叠层结构和选择叠层结构均包括交替叠置的电介质层和牺牲层，其中，该方法还可包括：形成依次贯穿选择叠层结构和存储叠层结构的栅极缝隙；经由栅极缝隙去除全部的牺牲层，以形成牺牲间隙；以及在牺牲间隙内形成栅极层。
[0016]在一些实施方式中，在牺牲间隙内形成栅极层的步骤可包括：在牺牲间隙的内壁上形成栅极阻挡层；以及在形成有栅极阻挡层的牺牲间隙内形成导电层，以形成栅极层。
[0017]在一些实施方式中，形成依次贯穿选择叠层结构和存储叠层结构的栅极缝隙的步骤之后，该方法还可包括：在栅极缝隙的侧壁上形成隔离层；以及在形成有隔离层的栅极缝隙内填充导电材料。
[0018]本申请提供的三维存储装置及其制备方法，通过单独地使顶部选择晶体管对应的选择沟道层的厚度增加，从而使顶部选择晶体管在提供GIDL电流(擦除电流)时的选择沟道层的隧穿面积增加，进而可以提高GIDL电流的产生效率。同时，可以提高三维存储装置的擦除速度。此外，该三维存储装置的制备方法工艺复杂度较低，并与其它工艺方法兼容较好。
附图说明
[0019]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0020]图1是根据本申请实施方式的三维存储装置的制备方法流程图；以及
[0021]图2A至图2K是根据本申请实施方式的三维存储装置的制备方法的工艺剖面示意图。
具体实施方式
[0022]为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。
[0023]本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、
整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
[0024]本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
[0025]除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属
的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
[0026]本申请提供了一种三维存储装置的制备方法1000。图1是根据本申请实施方式的三维存储装置的制备方法1000的流程图。如图1所示，三维存储装置的制备方法1000包括如下步骤。
[0027]S110，在衬底上形成存储叠层结构并形成贯穿存储叠层结构的存储沟道结构，其中，存储沟道结构包括沿其径向方向由外向内的功能层和存储沟道层。
[002本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储装置，其特征在于，包括：衬底；存储叠层结构，位于所述衬底上；存储沟道结构，贯穿所述存储叠层结构，包括沿其径向方向由外向内的功能层和存储沟道层；选择叠层结构，位于所述存储叠层结构的远离所述衬底的一侧；以及选择沟道结构，贯穿所述选择叠层结构，并与所述存储沟道结构的远离所述衬底的端面相接触，包括选择沟道层；其中，所述选择沟道层的厚度大于所述存储沟道层的厚度。2.根据权利要求1所述的三维存储装置，其特征在于，所述选择沟道层与所述选择叠层结构相接触。3.根据权利要求1或2所述的三维存储装置，其特征在于，所述三维存储装置还包括：沟道插塞，位于所述选择沟道结构的远离所述衬底的端部，并与所述选择沟道层相接触。4.根据权利要求1或2所述的三维存储装置，其特征在于，所述存储叠层结构和所述选择叠层结构均包括交替叠置的电介质层和栅极层，所述栅极层包括位于芯部的导电层以及至少部分围绕所述导电层的栅极阻挡层。5.根据权利要求4所述的三维存储装置，其特征在于，所述三维存储装置还包括：栅极缝隙结构，依次贯穿所述选择叠层结构和所述存储叠层结构，包括导电芯部以及依次至少部分围绕所述导电芯部的隔离层。6.一种三维存储装置的制备方法，其特征在于，包括：在衬底上形成存储叠层结构并形成贯穿所述存储叠层结构的存储沟道结构，其中，所述存储沟道结构包括沿其径向方向由外向内的功能层和存储沟道层；在所述存储叠层结构的远离所述衬底的一侧形成选择叠层结构；形成贯穿所述选择叠层结构的选择沟道孔，其中，所述选择沟道孔与所述存储沟道结构的远离所述衬底的端面相接触；以及在所述选择沟道孔的内壁上形成选择沟道层，其中，所述选择沟道层的厚度大于所述存储沟道层的厚度。7.根据权利要求6所述的制备方法，其特征在于，在所述选择沟道孔的内壁上形成选择沟...

【专利技术属性】
技术研发人员：杨远程，刘磊，周文犀，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：