一种三维交叉点存储阵列的建模方法及模拟方法技术

本发明专利技术公开了一种三维交叉点存储阵列的建模方法及模拟方法，属于电子信息存储领域，包括：根据待模拟访问操作的行列地址提取存储阵列中包含所选单元和半选单元的关键存储层；对于写操作，裁剪各关键存储层中的未选单元，将所选字线和所选位线前端直接串联的线段合并，裁剪掉所选字线和所选位线后侧的零电流线段；对于读操作，将各关键存储层中每n

【技术实现步骤摘要】
一种三维交叉点存储阵列的建模方法及模拟方法


[0001]本专利技术属于电子信息存储领域，更具体地，涉及一种三维交叉点存储阵列的建模方法及模拟方法。

技术介绍

[0002]存储阵列是构建存储器的基础核心组件；存储阵列由存储单元排列成矩阵的形式而构成，具有行地址和列地址，形成了物理地址空间。
[0003]交叉点存储阵列由于去除了单元访问晶体管，可以突破摩尔定律的限制，实现平面上最小的4F2单元面积，其中F是阵列特征尺寸；基于单晶体管单电容器结构的动态随机访问存储器，其单元面积为6F2，在同一特征尺寸下，交叉点存储阵列有效提高了存储密度。交叉点存储阵列的几何结构简单，仅由字线和位线这两组互连线构成，阵列中的行称为字线，阵列中的列称为位线；存储单元为双端器件，夹在字线和位线之间的交叉点处，存储单元的上电极与字线相连，下电极与位线相连，连接至同一字线的存储单元位于同一行，连接至同一位线的存储单元位于同一列。电阻型交叉点存储阵列的微观结构简单，阵列中的单元结构为单电阻器型或单选择器单电阻器型，单元类别可以是金属氧化物电阻型存储单元或硫属化合物相变电阻型存储单元。为了从几何维度的角度减小读写操作过程中阵列中的互连线电压降，阵列中的字线和位线通常都做得很厚，字线和位线的厚度通常是其宽度的三至五倍。三维集成能够进一步成倍地提高交叉点存储阵列在单位面积上的存储容量。三维交叉点存储阵列通过在存储层间交替地共用字线层和位线层，减小了阵列外围行列地址译码器的面积和能耗等硬件开销。
[0004]为了确定存储阵列的写操作关键指标(即所选单元的有效写电压以及阵列功率消耗)以及读操作关键指标(即所选位线的输出电流以及阵列功率消耗)，需要针对存储阵列的拓扑结构进行建模，并基于所建立的模型对存储阵列访问操作进行模拟。在传统的阵列建模方法中，直接以阵列中单元的两端为节点，以连接相邻单元的字线段或位线段为边，建立存储阵列的完整网络模型。该阵列建模方法简单直接，但当存储阵列规模较大时，所建立的阵列模型规模会急剧增长，完整阵列网络模型操作模拟的内存空间开销和时间开销急剧增长。尤其在三维交叉点存储阵列中，由于在存储层间交替地共用字线和位线使得三维交叉点存储阵列中存在二维交叉点存储阵列中所没有的层间半选单元和层间潜行电流，使得存储层间存在电流耦合效应，并且增加了单元两端结点的度数，阵列网络中结点度数的增加使得基尔霍夫电流定律方程系数矩阵变得更加稠密，增大了集成电路模拟程序进行阵列操作模拟的空间和时间开销。传统的完整阵列网络模型在8GB内存空间限制下，无法模拟存储层规模为兆级规模及以上的三维交叉点存储阵列的读写访问基本操作。

技术实现思路

[0005]针对现有技术的缺陷和改进需求，本专利技术提供了一种三维交叉点存储阵列的建模方法及模拟方法，其目的在于，仅针对三维交叉点存储阵列中影响阵列访问操作的阵列主
成分进行建模，达到压缩存储阵列模型的效果，从而减小阵列访问操作模拟的内存空间和时间开销。
[0006]为实现上述目的，按照本专利技术的第一方面，提供了一种三维交叉点存储阵列的建模方法，包括：
[0007]对于待模拟的存储阵列写操作，根据其行列地址确定存储阵列中的所选单元、半选单元、未选单元、所选字线和所选位线的位置分布，以提取存储阵列中包含所选单元和半选单元的存储层，作为关键存储层；
[0008]对各关键存储层进行第一阵列网络压缩操作后，以关键存储层中的单元两端为点，以连接相邻单元的字线段和位线段为边，构建用于模拟该写操作的阵列模型；
[0009]第一阵列网络压缩操作包括：裁剪掉关键存储层中的未选单元，使得关键存储层中未选单元连接到的相邻字线段或相邻位线段直接串联。
[0010]所选单元和半选单元以及连接这些单元的线段，是阵列中显著影响写操作关键指标的成分，本专利技术将这些成分视作写操作模拟过程中的阵列主成分，在针对写操作建模过程中，仅针对包含阵列主成分的关键存储层进行建模，能够在不影响写操作模拟结果的情况下，大大减小三维交叉点存储阵列模型的规模。
[0011]由于在三维交叉点存储阵列的写操作过程中，关键存储层中未选单元个数最多，针对这些未选单元进行优化，能够有效压缩阵列模型；本专利技术在从完整阵列中提取出关于所选存储层的三个关键存储层的基础上，进一步裁剪掉关键存储层中的未选单元，使得原本连接到这些未选单元的相邻线段直接串联；由于通过未选单元的电流几乎为零，裁减掉这些未选单元后，对写操作模拟误差的影响可以忽略不计，但是有效减少了关键存储层中节点和边的数量，压缩了三维交叉点存储阵列模型。
[0012]总体而言，本专利技术对写操作建模时，仅针对包含阵列主成分的关键存储层进行建模，并进一步裁剪掉关键存储层中的未选单元，能够在保证写操作模拟精度的情况下，有效压缩模型，从而减少阵列访问操作模拟的内存空间和时间开销。
[0013]进一步地，第一阵列网络压缩操作还包括：在裁剪掉未选单元后，将所选字线前端直接串联的字线段合并，并将所选位线前端直接串联的位线段合并；
[0014]其中，所选字线的前端为所选字线朝向字线电压驱动器的一端；所选位线的前端为所选位线朝向位线电压驱动器的一端。
[0015]本专利技术在针对写操作模拟进行阵列建模时，在裁剪掉关键存储层中的未选单元后，对关键存储层中所选字线前端直接串联的字线段以及所选位线前端直接串联的位线段进行合并，能够进一步减少阵列模型中边的数量，提高阵列模型的压缩率。
[0016]进一步地，第一阵列网络压缩操作还包括：在裁减掉未选单元后，裁剪掉所选字线后侧的零电流位线段以及所选位线后侧的零电流字线段；
[0017]其中，所选字线的后侧为所选字线背向字线电压驱动器的一侧，所选位线的后侧为所选位线背向位线电压驱动器的一侧。
[0018]本专利技术在合并关键存储层中所选字线前端直接串联的位线段和所选位线前端直接串联的字线段后，进一步裁减掉所选字线后侧的零电流字线段和零电流位线段，能够在不影响写操作关键指标模拟精度的情况下，进一步压缩阵列网络模型。
[0019]进一步地，合并串联的位线段后，所得位线段的前端合并电阻为R
UBL
＝rR
l
；合并串
联的字线段后，所得字线段的前端合并电阻为R
UWL_W
＝(c
‑
n
w
+1)R
l
；
[0020]其中，R
l
表示单位长度线电阻，r表示所选字线的地址，c表示所选位线中最后一条位线的地址，n
w
表示存储阵列中一次并行写入的单元个数。
[0021]按照本专利技术的第二方面，提供了一种三维交叉点存储阵列的建模方法，包括：
[0022]对于待模拟的存储阵列读操作，根据其行列地址确定存储阵列中的所选单元、半选单元、未选单元、所选字线和所选位线的位置分布，以提取存储阵列中包含所选单元和半选单元的存储层，作为关键存储层；
[0023]对各关键存储层进行第二阵列网本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维交叉点存储阵列的建模方法，其特征在于，包括：对于待模拟的存储阵列写操作，根据其行列地址确定所述存储阵列中的所选单元、半选单元、未选单元、所选字线和所选位线的位置分布，以提取所述存储阵列中包含所选单元和半选单元的存储层，作为关键存储层；对各关键存储层进行第一阵列网络压缩操作后，以关键存储层中的单元两端为点，以连接相邻单元的字线段和位线段为边，构建用于模拟所述写操作的阵列模型；所述第一阵列网络压缩操作包括：裁剪掉关键存储层中的未选单元，使得关键存储层中未选单元连接到的相邻字线段或相邻位线段直接串联。2.如权利要求1所述的三维交叉点存储阵列的建模方法，其特征在于，所述第一阵列网络压缩操作还包括：在裁剪掉未选单元后，将所选字线前端直接串联的字线段合并，并将所选位线前端直接串联的位线段合并；其中，所选字线的前端为所选字线朝向字线电压驱动器的一端；所选位线的前端为所选位线朝向位线电压驱动器的一端。3.如权利要求2所述的三维交叉点存储阵列的建模方法，其特征在于，所述第一阵列网络压缩操作还包括：在裁减掉未选单元后，裁剪掉所选字线后侧的零电流位线段以及所选位线后侧的零电流字线段；其中，所选字线的后侧为所选字线背向字线电压驱动器的一侧，所选位线的后侧为所选位线背向位线电压驱动器的一侧。4.一种三维交叉点存储阵列的建模方法，其特征在于，包括：对于待模拟的存储阵列读操作，根据其行列地址确定所述存储阵列中的所选单元、半选单元、未选单元、所选字线和所选位线的位置分布，以提取所述存储阵列中包含所选单元和半选单元的存储层，作为关键存储层；对各关键存储层进行第二阵列网络压缩操作后，以关键存储层中的单元两端为点，以连接相邻单元的字线段和位线段为边，构建用于模拟所述读操作的阵列模型；所述第二阵列网络压缩操作包括：按照预设的分组合并粒度n
GM
，将关键存储层中的每n
GM
个物理位置相邻的字线划分为一个字线组，对于不包含所选字线的字线组，按照如下方式对其中的字线和单元进行合并：将字线合并为一条超级字线，并将该字线组的几何中心位置作为所述合并所得超级字线的位置；利用电桥将位于同一位线上的单元的电极连接到...

【专利技术属性】
技术研发人员：冯丹，童薇，刘景宁，汪承宁，吴兵，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：