掩膜版、半导体器件的制造方法技术

本发明专利技术提供一种掩膜版、半导体器件的制造方法。掩膜版用于半导体器件的光刻，半导体器件包括依次层叠的衬底、堆叠结构及光阻层，衬底包括器件区及位于器件区外围的切割道区。掩膜版设有多个第一图案，第一图案用于在器件区的光阻层内形成开口，掩膜版还设有多个第二图案，第二图案用于在切割道区的光阻层内形成开口。其中，每一第一图案和每一第二图案的形状、大小相同，多个第一图案的排布密度大于多个第二图案的排布密度。当以光刻后的光阻层为掩膜对半导体器件的堆叠结构进行刻蚀时，通过监测第二图案对应的开口是否缩小至小于预设阈值，即可实现对刻蚀副产物的监控，有利于提高半导体器件的生产良率。体器件的生产良率。体器件的生产良率。

【技术实现步骤摘要】
掩膜版、半导体器件的制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种掩膜版以及半导体器件的制造方法。

技术介绍

[0002]在半导体器件的生产制造中，刻蚀工艺是必不可少的，但在刻蚀过程中会产生副产物。当副产物较多(即副产物异常)时，不仅会阻挡半导体器件的进一步刻蚀，还容易使刻蚀形成的图案出现桥连缺陷，进而影响半导体器件的电学性能，导致半导体器件的生产良率降低。因此，在刻蚀过程中需要严格监控副产物的生成量是否异常。然而，目前还没有方法能够直接监控刻蚀过程中产生的副产物的生成量，等到发现副产物的生成量异常时已经对半导体器件的生产良率造成了影响。

技术实现思路

[0003]有鉴于此，本专利技术提出一种掩膜版以及半导体器件的制造方法，能够实现对刻蚀副产物的生成量的监控，从而在影响半导体器件的生产良率之前及时发现副产物异常的问题，有利于提高半导体器件的生产良率。
[0004]为了实现上述目的，本专利技术一方面提供一种掩膜版，用于半导体器件的光刻，所述半导体器件包括依次层叠的衬底、堆叠结构及光阻层，所述衬底包括器件区及位于所述器件区外围的切割道区；
[0005]所述掩膜版设有多个第一图案，所述第一图案用于在所述器件区的光阻层内形成开口，所述掩膜版还设有多个第二图案，所述第二图案用于在所述切割道区的光阻层内形成开口；
[0006]其中，每一所述第一图案和每一所述第二图案的形状、大小相同，所述多个第一图案的排布密度大于所述多个第二图案的排布密度。
[0007]本专利技术另一方面提供一种半导体器件的制造方法，包括如下步骤：
[0008]提供衬底，并在所述衬底的上方依次形成堆叠结构和光阻层，所述衬底包括器件区及位于所述器件区外围的切割道区；
[0009]在所述光阻层远离所述堆叠结构的一侧设置掩膜版，所述掩膜版对应所述器件区的部分设有多个第一图案，所述掩膜版对应所述切割道区的部分设有多个第二图案，其中，每一所述第一图案和每一所述第二图案的形状、大小相同，所述多个第一图案的排布密度大于所述多个第二图案的排布密度；
[0010]以所述掩膜版为掩膜进行刻蚀，以在所述光阻层中形成与所述多个第一图案及所述多个第二图案一一对应的多个开口；
[0011]以光刻后的所述光阻层为掩膜，通过所述光阻层的多个开口刻蚀所述堆叠结构，以在所述堆叠结构中形成沿垂直于所述堆叠结构的方向延伸的沟道孔；以及
[0012]在监测到至少一所述第二图案对应的开口的尺寸缩小至小于预设阈值时，判定所述堆叠结构刻蚀产生的副产物异常，停止对所述堆叠结构的刻蚀。
[0013]与现有技术相比，本专利技术具有的有益效果为：所述掩膜版通过在对应所述半导体器件的不同区域的部分分别设置多个第一图案和多个第二图案，所述多个第一图案和所述多个第二图案被配置为形状、大小相同、且所述多个第一图案的排布密度大于所述第二图案的排布密度，使得通过所述掩膜版对所述半导体器件的光阻层进行光刻后，所述光阻层能够在不同区域对应形成排布密度不同的多个开口，进而使得通过所述多个开口对所述半导体器件进行刻蚀的过程中，通过监测所述第二图案对应的开口尺寸是否缩小至小于预设阈值，即可实现对刻蚀副产物的监控，从而在影响所述半导体器件的生产良率之前及时发现副产物异常的问题，有利于提高所述半导体器件的生产良率。
[0014]本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。
附图说明
[0015]图1是本专利技术提供的掩膜版用于半导体器件的光刻时掩膜版与半导体器件的部分结构的剖视图。
[0016]图2是图1所示掩膜版在一实施例中的部分结构的俯视示意图。
[0017]图3是图1所示半导体器件的光阻层通过光刻形成多个开口的示意图。
[0018]图4是图3所示半导体器件的堆叠结构通过刻蚀形成多个沟道孔的示意图。
[0019]图5是图4所示半导体器件在一实施例中的俯视示意图。
[0020]图6是本专利技术提供的一种半导体器件的制造方法的流程示意图。
[0021]主要元件符号说明：
[0022]掩膜版
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ1[0023]第一掩膜区域
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
11
[0024]第二掩膜区域
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
12
[0025]第一图案
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
111
[0026]第二图案
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
121
[0027]半导体器件
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ2[0028]衬底
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
21
[0029]堆叠结构
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
22
[0030]光阻层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
23
[0031]器件区
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
211
[0032]切割道区
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
212
[0033]沟道孔
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
221
[0034]开口
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
231
[0035]第一切割道区
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
2121
[0036]第二切割道区
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
2122
[0037]如下具体实施方式将结合上述附图进一步说明本专利技术。
具体实施方式
[0038]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完
整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0039]在本专利技术的描述中，需要说明的是，术语“上”、“下”、“内侧”、“外侧”等指示的方位或者位置关系为基于附图所示的方位或者位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0040]请参阅图1，本专利技术提供一种掩膜版1，用于半导体器件2的光刻。所述掩膜版1包括第一掩膜区域11及第二掩膜区域12，所述半导体器件2包括依次层叠的衬底21、堆叠结构22及光阻层23，所述衬底21包括器件区211及位于所述器件区211外围的切割道区212。当所述掩膜版1用于所述半导体器件2的光刻时，所述掩膜版1设于所述光阻层23远离所述堆叠结构22的一侧，所述第一掩膜区域本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种掩膜版，用于半导体器件的光刻，其特征在于，所述半导体器件包括依次层叠的衬底、堆叠结构及光阻层，所述衬底包括器件区及位于所述器件区外围的切割道区；所述掩膜版设有多个第一图案，所述第一图案用于在所述器件区的光阻层内形成开口，所述掩膜版还设有多个第二图案，所述第二图案用于在所述切割道区的光阻层内形成开口；其中，所述第一图案和所述第二图案的形状、大小相同，所述多个第一图案的排布密度大于所述多个第二图案的排布密度。2.如权利要求1所述的掩膜版，其特征在于，所述衬底包括阵列分布的多个所述器件区，所述切割道区包括交叉分布的多个第一切割道区和多个第二切割道区，所述第一切割道区沿第一方向延伸，所述第二切割道区沿第二方向延伸；所述掩膜版对应至少一所述第一切割道区的部分和/或对应至少一所述第二切割道区的部分设有至少一图案阵列区，每一所述图案阵列区设有所述多个第二图案。3.如权利要求2所述的掩膜版，其特征在于，所述掩膜版对应每一所述器件区的部分均相邻设置有一所述图案阵列区；或者所述衬底呈圆形，所述掩膜版设有多个所述图案阵列区，且所述多个图案阵列区在所述衬底上的正投影与所述衬底的圆心分别具有不同的距离，所述多个图案阵列区的正投影沿所述衬底的同一径向分布或者沿所述衬底的不同径向分布。4.如权利要求1
‑
3任一项所述的掩膜版，其特征在于，多个所述第一图案和多个所述第二图案均呈多行多列阵列分布，所述第一图案的行方向和列方向分别与所述第二图案的行方向和列方向相同，其中，相邻两个所述第一图案之间的间距小于相邻两个所述第二图案之间的间距。5.一种半导体器件的制造方法，其特征在于，包括：提供衬底，并在所述衬底的上方依次形成堆叠结构和光阻层，所述衬底包括器件区及位于所述器件区外围的切割道区；在所述光阻层远离所述堆叠结构的一...

【专利技术属性】
技术研发人员：李寒骁，陈金星，马霏霏，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：