半导体器件及其制造方法技术

提供了一种半导体器件及其制造方法。该半导体器件包括栅极层、低掺杂半导体层、晶体铁电层以及源极端子和漏极端子。晶体铁电层设置在栅极层和低掺杂半导体层之间。源极端子和漏极端子设置在低掺杂半导体层上。极端子设置在低掺杂半导体层上。极端子设置在低掺杂半导体层上。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本专利技术的实施例涉及半导体器件及其制造方法。

技术介绍

[0002]半导体制造技术涉及数百个工艺步骤的集成，以制造具有日益复杂的三维几何形状的半导体器件和电子元件。

技术实现思路

[0003]根据本专利技术实施例的一个方面，提供了一种半导体器件，包括：栅极层；低掺杂半导体层；晶体铁电层，设置在栅极层和低掺杂半导体层之间；以及源极端子和漏极端子，设置在低掺杂半导体层上。
[0004]根据本专利技术实施例的另一个方面，提供了一种半导体器件，包括：半导体材料层；栅极层，设置在半导体材料层上方；铁电层，设置在栅极层和半导体材料层之间；界面层，设置在铁电层和半导体材料层之间；以及源极和漏极，设置在半导体材料层上，其中，界面层包括半导体材料层的材料和铁电层的材料中的至少一种。
[0005]根据本专利技术实施例的又一个方面，提供了一种制造半导体器件的方法，包括：形成半导体层并形成介电层；进行加压处理以将半导体层转变成低掺杂半导体层，并将介电层转变成晶体铁电层；形成栅极层；在栅极层、晶体铁电层和低掺杂半导体层上方形成绝缘层；在绝缘层中形成接触件开口，以暴露低掺杂半导体层的部分；以及在低掺杂半导体层上形成源极端子和漏极端子。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。r/>[0007]图1至图6是根据本公开的一些实施例的半导体器件的制造方法中的各个阶段的示意性截面图。
[0008]图7和图8是示出根据本公开的一些实施例的半导体器件的示意性截面图。
[0009]图9是示出根据本公开的一些实施例的其中的结构的部分和半导体器件的示意性截面图。
[0010]图10至图15是根据本公开的一些实施例的半导体器件的制造方法中的各个阶段的示意性截面图。
[0011]图16和图17是示出根据本公开的一些实施例的半导体器件的示意性截面图。
[0012]图18和图19是示出根据本公开的一些实施例的半导体器件的示意性立体图。
[0013]图20和图21是示出根据本公开的一些实施例的半导体器件的示意性截面图。
具体实施方式
[0014]以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0015]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
[0016]另外，为了便于描述，在本文中可以使用诸如“第一”、“第二”、“第三”、“第四”等之类的术语来描述附图中所示的相似或不同的元件或特征，并且可以根据描述的存在顺序或上下文而互换使用。
[0017]应当理解，本公开的以下实施例提供了可以在各种的特定上下文中体现的适用概念。本文讨论的特定实施例仅仅是说明性的，并且涉及包含不止一种类型的半导体器件的集成结构，并且无意于限制本公开的范围。本公开的实施例描述了由一个或多个半导体器件(诸如晶体管)形成的集成结构的示例性制造工艺以及由此制造的集成结构。本公开的一些实施例涉及包括半导体晶体管和其他半导体器件的结构。衬底和/或晶圆可在其中包括一种或多种类型的集成电路或电子组件。半导体器件可以形成在块状半导体衬底或绝缘体上硅/锗衬底上。实施例旨在提供进一步的解释，但是不用于限制本公开的范围。
[0018]图1至图6是根据本公开的一些实施例的半导体器件的制造方法中的各个阶段的示意性截面图。从图1至图6示出了集成结构的器件区域DR的示意性截面图。图9是示出根据本公开的一些实施例的结构的部分和其中的半导体器件的示意性截面图。
[0019]参考图1，在一些实施例中，提供了其中具有一个或多个连接结构102的衬底100。如图1所示，在一些实施例中，连接结构102(仅示出了一个)形成在器件区域DR内的衬底100中。应当理解，连接结构102的数量可以不止一个，并且连接结构102的数量或配置不应当由本公开的示例性实施例或附图限制。在图1至图6中，出于说明目的仅示出了衬底100的器件区域DR的部分。在一些实施例中，衬底100还包括诸如晶体管、二极管、光电器件的一个或多个有源组件和/或诸如电容器、电感器和电阻器的一个或多个无源组件。参考图9，集成结构90包括衬底900和形成在衬底900上方的半导体器件960。在一些实施例中，衬底900与图1的衬底100基本相似。
[0020]参照图1和图9，在一些实施例中，衬底100或衬底900包括半导体衬底。在一个实施例中，衬底100或900包括晶体硅衬底或掺杂的半导体衬底(例如，p型半导体衬底或n型半导体衬底)。在一些实施例中，根据设计要求，衬底100或900包括一个或多个掺杂区或各种类型的掺杂区。在一些实施例中，掺杂区掺杂有p型和/或n型掺杂剂。例如，p型掺杂剂是硼或BF2，而n型掺杂剂是磷或砷。掺杂区域可以被配置用于n型金属氧化物半导体(MOS)晶体管
或p型MOS(PMOS)晶体管。在一些替代实施例中，衬底100或900包括由其他合适的元素半导体制成的半导体衬底，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷化砷化镓或磷化铟镓。
[0021]在一些实施例中，如图9所示，衬底900包括形成在半导体衬底901中的晶体管，诸如NMOS 902和PMOS904。在一个实施例中，NMOS 902和/或PMOS 904是在互补MOS(CMOS)工艺之后形成的。如图9所示，在一些实施例中，在半导体衬底901中形成一个以上的隔离结构906。在一些实施例中，隔离结构906是沟槽隔离结构。在其他实施例中，隔离结构906包括硅的局部氧化(LOCOS)结构。在一些实施例中，隔离结构906的绝缘体材料包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料。在一个实施例中，绝缘体材料可以通过诸如高密度等离子体化学气相沉积(HDP
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CVD)和低于大气压CVD(SACVD本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：栅极层；低掺杂半导体层；晶体铁电层，设置在所述栅极层和所述低掺杂半导体层之间；以及源极端子和漏极端子，设置在所述低掺杂半导体层上。2.根据权利要求1所述的半导体器件，还包括位于所述晶体铁电层与所述低掺杂半导体层之间的界面层。3.根据权利要求2所述的半导体器件，其中，所述界面层包括所述低掺杂半导体层的第一材料和所述晶体铁电层的第二材料。4.根据权利要求3所述的半导体器件，其中，所述低掺杂半导体层的所述第一材料包括铟镓锌氧化物(IGZO)、氧化镓、氧化铟、氧化锌、氧化钛、氧化铝或其组合，并且所述晶体铁电层的所述第二种材料包括氧化铪锆或掺杂的氧化铪。5.根据权利要求1所述的半导体器件，其中，所述栅极层位于所述低掺杂半导体层的第一侧处，而所述源极端子和所述漏极端子位于与所述低掺杂半导体层的与所述第一侧相对的第二侧处。6.根据权利要求1所述的半导体器件，其中，所述栅极层以及所述源极端子和所述漏极端子位于所述低掺杂半导体层的相同侧，并且所述源极端子和所述漏极端子位于所述栅极层的两个相对...

【专利技术属性】
技术研发人员：乔治奥斯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：