用于人工智能操作的存储器装置制造方法及图纸

本发明专利技术提供一种用于人工智能操作的存储器装置。所述存储器装置包含：多个子阵列、行控制器、列控制器、多个感测放大器、多个子字线驱动器以及多个逻辑电路。子阵列中的每一个彼此电耦合。行控制器配置以控制子阵列中的至少一行。列控制器配置以控制子阵列中的至少一列。感测放大器适用于子阵列中的每一个，感测放大器在数据访问操作期间启用。子字线驱动器邻近于子阵列中的每一个设置且提供对应于子阵列的驱动信号。多个逻辑电路设置于子阵列间且配置以执行数据访问操作。置以执行数据访问操作。置以执行数据访问操作。

【技术实现步骤摘要】
用于人工智能操作的存储器装置


[0001]本公开涉及一种存储器装置，且更多地涉及存储器装置中的功能(function in memory device，FIM)，尤其涉及一种用于人工智能操作的存储器装置。

技术介绍

[0002]当今，存储器装置广泛用于人工智能AI、机器学习应用领域。对于所述应用，控制器与存储器装置之间的数据移动将由于数据可通过导线或基板(例如其中的重分布层)访问而导致缓慢及高功率消耗，因此带宽受基板(重分布层)中的导线和绘制数目的限制。通过计算存储于存储器装置中的数据且将数据存储为中间数据来执行行控制器与存储器装置之间的数据移动。数据移动在存储器装置的带宽中产生大量额外开销，从而导致存储器装置的性能下降。
[0003]举例来说，参考图1，其示出常规存储器装置的框图。常规存储器装置100包含多个存储器单元110。存储器单元110中的每一个细分成多个子阵列150。存储器单元110中的每一个进一步包含行地址解码器120、列地址解码器130、多个子字线驱动器(sub word line driver，SWD)151、多个感测放大器(sense amplifier，SA)152以及逻辑电路170，所述逻辑电路170又称为乘积累加运算(Multiply Accumulate,MAC)电路。
[0004]子阵列150耦合到对应子字驱动器151和感测放大器152。
[0005]在数据访问操作中，被认知为数据移动操作以访问存储器装置中的数据。在数据访问操作中，通过来自感测放大器152中的每一个的多个局部数据线LDQ以访问来自子阵列150中的每一个的数据。在数据访问操作期间，通过多个主要数据线MDQ访问来自每一列中的子阵列150的数据，所述多个主要数据线MDQ又称为全局輸入/輸出(I/O GIO)。应注意，多个切换器156设置于感测放大器152中的每一个之间。切换器156在数据访问操作期间在主要数据线MDQ与局部数据线LDQ之间传送数据。
[0006]在一个实例中，对于具有72个子阵列的存储器单元110，子阵列150排列为9
×
8矩阵，即9行和8列的子阵列150。
[0007]在数据访问操作期间，通过主要数据线MDQ经由对应于感测放大器152中的每一个的局部数据线LDQ访问来自所述列中的每一个的9个数据位，且由设置在存储器单元110外部的逻辑电路170逻辑地计算来自存储器单元110的数据。具体来说，为了访问存储器单元110中的所有子阵列，主要数据线MDQ用于在数据访问操作期间访问数据。换句话说，对应于子阵列150中的8个列的8个主要数据线MDQ用于访问存储器单元110中的72位数据。应注意，局部数据线LDQ比主要数据线MDQ短。在数据访问操作期间，通过长主要数据线MDQ访问每一9位数据，导致功率消耗增大以及存储器装置的带宽中的额外开销增大。另外，数据线放大器适用于主要数据线MDQ中的每一个以通过长数据线访问数据。
[0008]解决存储器装置的带宽中的额外开销以及功率消耗增大的需求，可需要研发提供用于本
中的特定应用的广数据带宽和较少功率消耗的存储器装置中的功能。

技术实现思路

[0009]本公开提供一种存储器装置可有效减低功率消耗。
[0010]本公开的存储器装置包含多个子阵列、行控制器、列控制器、多个感测放大器、多个子字线驱动器以及多个逻辑电路。子阵列中的每一个彼此电耦合。行控制器配置以控制子阵列中的至少一行。列控制器配置以控制子阵列中的至少一列。感测放大器适用于子阵列中的每一个，所述感测放大器在数据访问操作期间启用。子字线驱动器与子阵列中的每一个邻近设置且提供对应于子阵列的驱动信号。多个逻辑电路设置于子阵列间且配置以执行数据访问操作。
[0011]基于上文，在本公开的实施例中，可通过采用子阵列中的多个逻辑电路来同时计算来自子阵列的更多位(bit)，由此执行存储器装置中的功能。另外，通过使用局部数据线替代使用主要数据线来在数据访问操作期间访问数据，由此在数据访问操作期间减小存储器装置的功率消耗。此外，在数据访问操作期间，通过使用局部数据线替代主要数据线而避开数据线放大器，因此进一步减小功率消耗。
[0012]为了使前述内容更容易理解，以下详细地描述伴有附图的若干实施例。
附图说明
[0013]包含附图以便进一步理解本公开，且附图并入本说明书中并构成本说明书的一部分。附图示出本公开的示范性实施例，且与实施方式一起用来解释本公开的原理。
[0014]图1示出常规存储器装置的框图；
[0015]图2示出根据本公开的示范性实施例的存储器装置的框图；
[0016]图3示出根据本公开的示范性实施例的存储器装置的框图。
[0017]附图标号说明
[0018]100、200、300：存储器装置；
[0019]110、210、310：存储器单元；
[0020]120、220、320：行地址解码器；
[0021]130、230、330：列地址解码器；
[0022]150、250、350：子阵列；
[0023]151、251、351：子字线驱动器；
[0024]152、252、352：感测放大器；
[0025]156：切换器；
[0026]170、270、270
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1、270
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2、270
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3、270
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4、270
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5、370、370
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1、370
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2、370
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3：逻辑电路；
[0027]225、325：行控制器；
[0028]235、335：列控制器；
[0029]250
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1、250
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2、250
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3、250
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4、350
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1、350
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2：部分子阵列；
[0030]LDQ：局部数据线；
[0031]MDQ：主要数据线。
具体实施方式
[0032]图2示出根据本公开的示范性实施例的存储器装置的框图。参考图2，存储器装置
200包含多个存储器单元210。存储器单元210中的每一个细分成多个子阵列250。根据存储器装置200的密度确定存储器单元210中的每一个中的子阵列250的数目。
[0033]存储器装置200可以是易失性存储器装置和/或非易失性存储器装置，因此存储器装置200的类型不限于本公开。存储器装置200包含多个存储器单元，每一存储器单元中通常8个子阵列到72个子阵列。
[0034]存储器单元210中的每一个进一步包含行地址解码器220、行控制器225、列地址解码器230、列控制器235、多个子字线驱动器(SWD)251、多个感测放大器(SA)252以及多个逻辑电路270。
[0035]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，包括：多个子阵列，其中所述子阵列中的每一个彼此电耦合；行控制器，配置以控制所述子阵列中的至少一行；列控制器，配置以控制所述子阵列中的至少一列；多个感测放大器，适用于所述子阵列中的每一个，所述多个感测放大器在数据访问操作期间启用；多个子字线驱动器，邻近设置于所述子阵列中的每一个且提供对应于所述子阵列的驱动信号；以及多个逻辑电路，设置于所述子阵列间，配置以执行所述数据访问操作。2.根据权利要求1所述的存储器装置，其中所述子阵列分为第一部分子阵列、第二部分子阵列、第三部分子阵列以及第四部分子阵列，所述第一部分子阵列、所述第二部分子阵列、所述第三部分子阵列以及所述第四部分子阵列依序排列。3.根据权利要求2所述的存储器装置，所述逻辑电路包括第一逻辑电路、第二逻辑电路、第三逻辑电路、第四逻辑电路以及第五逻辑电路，所述第一逻辑电路在列方向上邻近设置于所述第一部分子阵列，所述第二逻辑电路在所述列方向上设置于所述第一部分子阵列与所述第二部分子阵列之间，所述第三逻辑电路在所述列方向上设置于所述第二部分子阵列与所述第三部分子阵列之间，所述第四逻辑电路在所述列方向上设置于所述第三部分子阵列与所述第四部分子阵列之间，所述第五逻...

【专利技术属性】
技术研发人员：朴山河，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：