时钟信号的产生方法与时钟控制器技术

一种时钟信号的产生方法与时钟控制器，利用同步信号与时钟信号且计数当该同步信号转换状态后，对该时钟信号计数。在具有符合显示器分辨率的点或线计数器的该显示器中，可利用具有ｋ位的计数器产生激活信号，其中０≤ｋ＜ｎ。

【技术实现步骤摘要】

本专利技术为一种用以产生时钟信号的时钟控制器，特别是低温多晶硅(low-temperature polysilicon，LTPS)的显示面板中驱动电路的时钟信号。
技术介绍
显示面板通常需要不同的驱动电路来达到良好的显示方式，这些驱动电路包括源极驱动电路、栅极驱动电路以及其它相关的驱动电路。而与这些驱动电路有关的集成电路尚包括时钟控制器、直流电转换器、放大器、信号处理器、CPU、存储器以及其它相关硬件。时序控制器用以提供上述驱动电路控制信号，如水平激活信号(horizontal start signal，HST)、水平时钟信号(horizontal clock signal，HCK)、垂直激活信号(vertical start signal，VST)以及垂直时钟信号(vertical clock signal，VCK)等等。图1所示即为上述显示面板内时钟控制器、栅极驱动器、数据驱动器以及该显示面板的显示区域的方块示意图。在显示面板中，时钟控制器通常包括两种计数器，一为水平方向使用的点计数器(H counter)，另一为垂直方向使用的线计数器(V counter)，如图10所示的示意图。这些计数器所需的位数通常都是有显示面板的分辨率而决定。举例来说，一个QVGA的显示面板包括了水平方向的240个像素以及垂直方向的320个像素，因此水平方向需要可计数大于240的点计数器，因此点计数器至少要包括8个位数(28＝256＞240)。而实务上因须考虑到水平遮没(horizontal blanking)(亦即水平遮没时间(horizontal blanking time))，因此水平方向的像素宽度必需考虑10％的额外宽度，因此水平方向的240个像素必须增加24个像素的宽度，使得水平方向需要可计数大于264的点计数器，因此该计数器至少需要9个位数，(29＝512＞264)，如图2所示的计数器。在图1中，显示面版10包括时钟控制器12、栅极驱动器14、数据驱动器16以及显示区域18，其中该显示区域18在水平维度(horizontal dimension)具有一定数量的像素，在垂直维度(vertical dimension)具有一定数量的扫描线，其中每一条扫描线上具有多个像素。举例来说，一个QVGA显示器在水平维度上具有240个像素，在垂直维度上具有320条扫描线，因此QVGA显示器总共具有76800个像素。现有技术中控制信号是由时钟控制器12产生，用以控制连接栅极控制器14与控制信号的数据控制器16，控制显示区域内每一水平线上的该等像素激活(activation)与关闭(deactivation)状态。因此，以QVGA的显示器的水平方向来说，须要可计数显示器240个像素的像素(点)计数器，再加上该显示器水平分辨率的10％为水平遮没所需的额外像素，因此该点计数器必需至少能够计数264个像素。图2为已知具有9位的计数器的示意图，可由0计数至512(29)。对具有10％水平遮没的QVGA的显示器来说，使用如图2所示的计数器则可由输出端C0～C8由0计数至263。如图2所示，该计数器具有9个正反器21。图3为符合QVGA标准的显示面板的水平激活信号的时钟、输入时钟信号、水平同步信号以及水平时钟信号的时钟示意图。该输出端C0用以产生如图3所示的水平时钟信号DCLK。当该时钟信号DCLK的数值到达255时，致能水平激活信号HST，如图3中HST所示。在图3中，水平时钟信号HCK信号根据每一个完整的时钟信号DCLK改变一次状态，且由输出端C0为高电平(逻辑状态为1)时触发。在图3中，当该时钟信号DCLK到达特定值时，产生该水平激活信号HST。在本例中，显示器的水平分辨率为240，当该时钟信号DCLK已经产生255个周期时，产生该水平激活信号HST。如现有技术所述，必须使用输出产生模块以根据该9位计数器产生该水平激活信号，该输出产生模块电性连接该9位计数器。更进一步来说，当该输出到达264时，该9位计数器必须被重置。而一种已知产生水平时钟信号HSK与水平激活信号HST的时钟控制器则可参考图4所示。对QVGA显示器来说，其垂直维度具有320条扫描线，因此需要9位的计数器(29＞320)，如图5所示。该计数器包括9个正反器21。如果考虑显示器的垂直遮没，且垂直遮没所需像素为垂直分辨率的10％，则垂直维度需被计数的像素为352个，该计数器可由输出端N0-N8来计数0至352，用以表示每一个垂直维度上的像素。图6为符合QVGA标准的显示面板的垂直激活信号、水平同步信号、垂直同步信号以及垂直时钟信号的时钟示意图。当图5中输出端N0的输出为高电平时(逻辑状态为1)，产生如图6所示的垂直时钟信号VCK。在图6中，该水平同步信号Hsync可计数至351，且当其计数值为339时，产生垂直激活信号VST。垂直时钟信号VCK信号会根据每一个完整的水平同步信号而改变一次状态。由图6可发现，当该第339条扫描线位于该垂直遮没区时(垂直遮没区为第304条扫描线至第340条扫描线)，该垂直激活信号VST在垂直遮没时间内产生，且垂直同步信号Vsync会在第330个水平同步信号产生时改变状态。如同水平方向的点计数器一样，垂直方向的线计数器亦需要输出产生模块以产生该VST信号，且当该线计数器计数至352时重置该线计数器。一种已知产生垂直时钟信号VCK与垂直激活信号VST的时钟控制器可由图7得知。请参考图8，对QVGA显示器来说，其水平激活信号会在计数器在由0计数到263之间的第255次计数产生，因此在已知技术中需要如图4所示的9位的计数器。同理，该垂直激活信号会在计数器在由0计数到351之间的第339次计数产生，因此在已知技术中需要如图7所示的9位的计数器。由现有技术可知，显示器内的时钟控制器必须具备能满足水平像素与垂直扫描线计数的计数器，如此才能使得水平激活信号与垂直激活信号能如预期般产生。如上述讨论的显示器，水平激活信号会在第255次计数时产生，垂直激活信号则会在第339次计数时产生，因此时钟控制器所具备的计数器就必须至少能计数339次。
技术实现思路
有鉴于此，本专利技术提供一种时钟控制器以减少计数器的位数目，该时钟控制器的最大计数值可小于该垂直计数值与水平计数值。假如计数器的位数目可以上减少，则集成电路上计数器占用的面积便可减少，连带电能的消耗也可以减少。此外，假如水平计数器与垂直计数器的计数值用以产生该水平激活信号与垂直激活信号，则利用本专利技术的时钟控制器即可减少相关的水平计数器与垂直计数器的位数。本专利技术提供一种时钟信号的方法，该时钟信号基于第一周期信号与第二周期信号产生，该第一周期信号在时间间隔内具有第一信号周期，其中该第二周期信号在该时间间隔内具有第二信号周期，该第二信号周期位于该第一信号周期的N’＝2(n-1)倍与N＝2n倍之间，其中n为正整数，包括判断该第二周期信号是否从第一状态转变为第二状态；当该第二周期信号从该第一状态转变为该第二状态时，根据该第二周期信号产生时钟信号，该时钟信号具有第一边界与第二边界(edge)，其中在该第一状态与该第二周期信号的状态转变处之间的距离为该第一信号周期的L倍，其中L为整数，0≤L＜N’，且该时钟信号基于该第一时钟周本文档来自技高网...

【技术保护点】
一种时钟信号的产生方法，该时钟信号基于第一周期信号与第二周期信号产生，该第一周期信号在时间间隔内具有第一信号周期，其中该第二周期信号在该时间间隔内具有第二信号周期，该第二信号周期介于该第一信号周期的Ｎ’＝２↑［（ｎ－１）］倍与Ｎ＝２↑［ｎ］倍之间，其中ｎ为正整数，包括：判断该第二周期信号是否从第一状态转变为第二状态；当该第二周期信号从该第一状态转变为该第二状态时，根据该第二周期信号产生时钟信号，该时钟信号具有第一边界与第二边界，其中在该第一状态与该第二周期信号 的状态转变处之间的距离为该第一信号周期的Ｌ倍，其中Ｌ为整数，０≤Ｌ＜Ｎ’，且该时钟信号基于该第一时钟周期的倍数产生，该倍数是根据计数器产生，该计数器具有ｋ位，其中０≤ｋ＜ｎ以及０≤Ｌ＜２↑［（ｋ－１）］。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郭俊宏，周恒生，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]