输出驱动电路、GPIO电路制造技术

本申请涉及集成电路技术领域，公开了一种输出驱动电路、GPIO电路。输出驱动电路，包括：第一控制开关、第二控制开关、第一至第三PMOS晶体管，第一控制开关与第二控制开关依次连接，第二控制开关包括第四PMOS晶体管。第一PMOS晶体管的栅极、第二PMOS晶体管的栅极、第三PMOS晶体管的漏极和第四PMOS晶体管的源极相连，第一PMOS晶体管的源极和衬底、第二PMOS晶体管的源极和衬底、及第四PMOS晶体管的衬底相连，第一PMOS晶体管的漏极连接内部电压源，第二PMOS晶体管的漏极连接驱动输出端，其中，第一PMOS晶体管的寄生二极管与第二PMOS晶体管的寄生二极管的极性相反。本申请实施方式中，实现了真正的开漏功能以及全功能的GPIO，同时又不会影响GPIO可工作的最低工作电压范围。围。围。

【技术实现步骤摘要】
输出驱动电路、GPIO电路


[0001]本专利技术一般涉及集成电路
，特别涉及一种输出驱动电路、GPIO电路。

技术介绍

[0002]通用型输入/输出（General
‑
purpose input/output，GPIO）电路是芯片中经常用到的一个功能模块，可以通过配置寄存器实现数字输入、数字输出、模拟输入等功能，如图1所示的是一个典型的GPIO模块框图。图1中的GPIO模块的供电电压为VDD，当VDD电压较低（例如1.8V）时，如果需要输入一个电压大于VDD的模拟信号（例如，5V）时，模拟输入信号就会被输出驱动器中的PMOS晶体管的寄生二极管（body diode）钳位到VDD，从而对模拟输入信号的最大电压幅度有所限制。
[0003]在通用MCU/DSP或者GPIO设计中，要实现真正的开漏（True Open Drain）功能和GPIO完全兼容复用功能是目前没有解决的问题。现有的MCU/DSP以及带有GPIO功能的集成电路，没有实现True Open Drain和GPIO完全兼容。为此，传统的解决方案有三种：现有方案1：如图2所示，假设输出驱动器配置成开漏时仅仅是PMOS晶体管关断。该方案的缺点是不能实现外部上拉电压高于驱动芯片电压，不兼容IIC协议。
[0004]现有方案2：如图3所示，输出驱动器中去掉PMOS晶体管，仅保留NMOS晶体管，从而实现真正意义上的开漏。该方案不能实现GPIO输出高电平1的功能，限制了MCU/DSP的通用性。
[0005]现有方案3：如图4所示，通过阱切换电路对GPIO的数字输出驱动器中的PMOS晶体管的N阱电位进行切换，切换为芯片最高电源电压，这样就可以提高对模拟最大输入幅度限制电压点，但是这样会影响GPIO可工作的最低工作电压范围。

技术实现思路

[0006]本说明书实施方式的目的在于提供一种输出驱动电路，可以解决GPIO电路中复用模拟输入信号最大幅度被GPIO电源电压限制的问题，以及开漏输出时上拉至外部电源输出信号同样被GPIO电源电压限制的问题。
[0007]本申请一实施例中提供一种输出驱动电路，包括：第一控制开关、第二控制开关、第一至第三PMOS晶体管，所述第一控制开关与所述第二控制开关依次连接，所述第二控制开关包括第四PMOS晶体管；其中，所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极、所述第三PMOS晶体管的漏极和所述第四PMOS晶体管的源极相连，所述第一PMOS晶体管的源极和衬底、所述第二PMOS晶体管的源极和衬底、及所述第四PMOS晶体管的衬底相连，所述第一PMOS晶体管的漏极连接内部电压源，所述第二PMOS晶体管的漏极连接驱动输出端，其中，所述第一PMOS晶体管的寄生二极管与所述第二PMOS晶体管的寄生二极管的极性相反。
[0008]在一个优选例中，所述输出驱动电路还包括：第一NMOS晶体管，其中，所述第一NMOS晶体管的源极连接地端，漏极连接所述驱动输出端，栅极连接第一反相器的输出端。
[0009]在一个优选例中，所述第二控制开关还包括：第二NMOS晶体管，其中，所述第二NMOS晶体管的源极连接所述第四PMOS晶体管的源极，所述第二NMOS晶体管的漏极连接所述第四PMOS晶体管的漏极，并且，所述第四PMOS晶体管的寄生二极管的阳极连接漏极，阴极连接源极。
[0010]在一个优选例中，所述第一控制开关包括：第五PMOS晶体管和第三NMOS晶体管，其中，所述第五PMOS晶体管的源极和所述第三NMOS晶体管的源极连接所述第四PMOS晶体管的漏极，所述第五PMOS晶体管的漏极和所述第三NMOS晶体管的漏极连接第二反相器的输出端，其中，所述第五PMOS晶体管的衬底连接所述内部电压源。
[0011]在一个优选例中，所述第一控制开关和所述第二控制开关同时开关，当所述第一控制开关和所述第二控制开关导通时，所述第三PMOS晶体管断开；当所述第一控制开关和所述第二控制开关断开时，所述第三PMOS晶体管导通。
[0012]在一个优选例中，所述内部电压源的电压域为1.8V，所述驱动输出端的电压域为1.8V、3.3V或5V。
[0013]本申请一实施例中提供一种GPIO电路，包括：输入/输出引脚，用于连接外部设备；输入驱动电路，其连接所述输入/输出引脚，并用于输入模拟功能信号或复用功能信号到所述外部设备；前述的输出驱动电路，所述输出驱动电路的驱动输出端连接所述输入/输出引脚，并接收所述外部设备输出的数据信号或复用功能信号。
[0014]在一个优选例中，所述输入驱动电路包括TTL肖特基触发器、第一电阻、第二电阻、第一开关和第二开关，所述TTL肖特基触发器的输入端连接所述输入/输出引脚，所述第一电阻的一端经由所述第一开关连接电压源，另一端连接所述第二电阻的一端，所述第二电阻的另一端经由所述第二开关连接地端。
[0015]在一个优选例中，还包括：输入数据寄存器和输出数据寄存器，所述输入数据寄存器连接所述输入驱动电路的输出端，所述输出数据寄存器连接所述输出驱动电路的输入端。
[0016]在一个优选例中，还包括：两个二极管，其中一个二极管的阳极连接所述输入/输出引脚，阴极连接电压源，另一个二极管的阳极连接地端，阴极连接所述输入/输出引脚。
[0017]本申请实施方式与现有技术相比，至少具有以下区别和效果：本方案和现有方案比较，本方案实现了真正的开漏功能以及全功能的GPIO，同时又不会影响GPIO可工作的最低工作电压范围。
[0018]本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合（即技术方案）的话，会使得说明书过于冗长。为了避免这个问题，本申请上述
技术实现思路
中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案（这些技术方案均因视为在本说明书中已经记载），除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不
被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
[0019]图1是现有技术中GPIO电路设计的示意图。
[0020]图2是传统技术方案1的输出驱动电路的示意图。
[0021]图3是传统技术方案2的输出驱动电路的示意图。
[0022]图4是传统技术方案3的输出驱动电路的示意图。
[0023]图5是本申请一个实施例中输出驱动电路的示意图。
具体实施方式
[0024]在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种输出驱动电路，其特征在于，包括：第一控制开关、第二控制开关、第一至第三PMOS晶体管，所述第一控制开关与所述第二控制开关依次连接，所述第二控制开关包括第四PMOS晶体管；其中，所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极、所述第三PMOS晶体管的漏极和所述第四PMOS晶体管的源极相连，所述第一PMOS晶体管的源极和衬底、所述第二PMOS晶体管的源极和衬底、及所述第四PMOS晶体管的衬底相连，所述第一PMOS晶体管的漏极连接内部电压源，所述第二PMOS晶体管的漏极连接驱动输出端，其中，所述第一PMOS晶体管的寄生二极管与所述第二PMOS晶体管的寄生二极管的极性相反。2.根据权利要求1所述的输出驱动电路，其特征在于，所述输出驱动电路还包括：第一NMOS晶体管，其中，所述第一NMOS晶体管的源极连接地端，漏极连接所述驱动输出端，栅极连接第一反相器的输出端。3.根据权利要求1所述的输出驱动电路，其特征在于，所述第二控制开关还包括：第二NMOS晶体管，其中，所述第二NMOS晶体管的源极连接所述第四PMOS晶体管的源极，所述第二NMOS晶体管的漏极连接所述第四PMOS晶体管的漏极，并且，所述第四PMOS晶体管的寄生二极管的阳极连接漏极，阴极连接源极。4.根据权利要求1所述的输出驱动电路，其特征在于，所述第一控制开关包括：第五PMOS晶体管和第三NMOS晶体管，其中，所述第五PMOS晶体管的源极和所述第三NMOS晶体管的源极连接所述第四PMOS晶体管的漏极，所述第五PMOS晶体管的漏极和所述第三NMOS晶体管的漏极连接第二反相器的输出端，其中，所述第五PMOS晶体管的衬底连接所述内部电压源...

【专利技术属性】
技术研发人员：杨伟，张俊，
申请(专利权)人：上海类比半导体技术有限公司，
类型：发明
国别省市：