集成电路及其形成方法技术

半导体工艺系统蚀刻半导体晶圆上的薄膜。半导体工艺系统包括基于机器学习的分析模型。分析模型通过接收静态工艺条件和目标薄膜数据来动态选择蚀刻工艺的工艺条件。分析模型识别动态工艺条件数据，该数据与静态工艺条件数据一起可使得预测的剩余薄膜数据与目标薄膜数据匹配。然后，工艺系统将静态和动态工艺条件数据用于接下来的蚀刻工艺。本申请的实施例提供了集成电路及其形成方法。提供了集成电路及其形成方法。提供了集成电路及其形成方法。

【技术实现步骤摘要】
集成电路及其形成方法


[0001]本公开涉及半导体制造领域。该公开更具体地涉及用于半导体制造的蚀刻工艺。

技术介绍

[0002]对于包括智能电话、平板电脑、台式计算机、膝上型计算机和许多其他类型的电子设备在内的电子设备，一直存在对提高计算能力的持续需求。集成电路为这些电子设备提供计算能力。增加集成电路的计算能力的一种方法是增加半导体衬底的给定区域可以包括的晶体管和其他集成电路部件的数量。
[0003]为了继续减小集成电路中部件的尺寸，实施了各种薄膜沉积技术、蚀刻技术和其他处理技术。这些技术可以形成很小的部件。但是，这些技术在确保适当地形成部件方面也面临严重的困难。

技术实现思路

[0004]本申请的实施例提供了一种集成电路，包括：晶体管，包括端子；介电层，设置在所述端子上并具有暴露所述端子并包括侧壁的第一沟槽；第一阻挡层，设置在所述端子上；第二阻挡层，设置在所述第一阻挡层和所述侧壁上，并且在所述沟槽中具有的竖直延伸程度大于所述第一阻挡层在所述沟槽中的竖直延伸程度；以及导电塞，位于所述沟槽中并与所述第二阻挡层接触。
[0005]本申请的实施例提供了一种方法，包括：在晶体管的端子上形成介电层；通过在所述介电层中形成沟槽来暴露所述端子；在所述沟槽中将第一氮化钛层形成在所述晶体管的端子上；在所述第一阻挡层上方于所述沟槽中以及在所述沟槽的侧壁上形成第二氮化钛层；以及在所述沟槽中形成钴塞。
[0006]本申请的实施例提供了一种方法，包括：利用机器学习过程训练分析模型以选择用于原子层蚀刻工艺的参数；在晶体管上方沉积薄膜；选择用于蚀刻所述薄膜的蚀刻参数；以及通过包括所选蚀刻参数的原子层工艺对所述薄膜进行蚀刻。
[0007]本申请的实施例提供了具有接触结构的半导体器件。
附图说明
[0008]图1A
‑
图1R是根据一个实施例的处于处理的各个阶段的集成电路的截面图。
[0009]图2A是根据一个实施例的集成电路的源极/漏极接触塞的放大截面图。
[0010]图2B是根据一个实施例的集成电路的源极/漏极接触塞的放大截面图。
[0011]图3A是根据一个实施例的集成电路的栅极接触塞的放大截面图。
[0012]图3B是根据一个实施例的集成电路的栅极接触塞的放大截面图。
[0013]图4A是根据一个实施例的集成电路的源极/漏极接触塞的放大截面图。
[0014]图4B是根据一个实施例的集成电路的源极/漏极接触塞的放大截面图。
[0015]图5A是根据一个实施例的集成电路的栅极接触塞的放大截面图。
[0016]图5B是根据一个实施例的集成电路的栅极接触塞的放大截面图。
[0017]图6A是根据一个实施例的半导体工艺系统的示图。
[0018]图6B是示出原子层蚀刻工艺的循环期间的流体流动的示图。
[0019]图7是半导体工艺系统的控制系统的框图。
[0020]图8A是根据一个实施例的用于训练控制系统的分析模型的过程的流程图。
[0021]图8B是根据一个实施例的分析模型的框图。
[0022]图9是根据一个实施例的结合分析模型执行薄膜沉积工艺的过程的流程图。
具体实施方式
[0023]在以下描述中，针对集成电路管芯内的各种层和结构描述了许多厚度和材料。对于各种实施例，以举例的方式给出了特定的尺寸和材料。根据本公开，本领域技术人员将认识到，在不脱离本公开的范围的情况下，可以在许多情况下使用其他尺寸和材料。
[0024]以下公开内容提供了许多不同实施例或实例，用于实现所描述主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然这些仅是实例并不旨在限定。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0025]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。该装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
[0026]在以下的描述中，阐述了特定具体细节以提供对本专利技术的各种实施例深入理解。然而，本领域技术人员将理解，可以在没有这些具体
[0027]细节的情况下实践本公开。在其他情况下，未详细描述与电子组件和制造技术相关联的公知结构，以避免不必要地使本公开的实施例的描述不清楚。
[0028]除非上下文另外要求，否则在以下整个说明书和权利要求书中，词语“包括”及其变体(诸如“囊括”和“包含”)应以开放的、包容性的意义来解释，即“包括但不限于”。
[0029]诸如第一、第二和第三的序数词的使用不一定暗含排序的意思，而仅可以区分动作或结构的多个实例。
[0030]整个说明书中关于“一个实施例”或“实施例”意指结合该实施例所描述的特定部件、结构或特征包括在本专利技术的至少一个实施例中。因此，在整个说明书中各处出现的短语“在一个实施例中”或“在实施例中”不一定都指的是同一实施例。此外，在一个或多个实施例中可按照适当方式组合该特定部件、结构或特征。
[0031]如本说明书和所附权利要求书中所使用的，除非上下文另外清楚规定，单数形式“一”、“一个”和“该”包括复数所指。还应注意，除非内容清楚地另外指出，否则词语“或”通常以包括“和/或”的意义使用。
[0032]本公开的实施例提供了可靠的厚度和成分的薄膜。本公开的实施例利用机器学习
技术来在蚀刻工艺之间甚至在蚀刻工艺期间调节薄膜蚀刻工艺参数。本公开的实施例利用机器学习技术来训练分析模型以确定应当为接下来的薄膜蚀刻工艺或者甚至当前薄膜蚀刻工艺的下一阶段实施的工艺参数。结果是，薄膜蚀刻工艺产生具有剩余厚度和成分的薄膜，该厚度和成分可靠地落在目标规格内。如果未适当形成薄膜，则包括薄膜的集成电路将不会出现性能问题。此外，一批半导体晶圆将具有提高的产量和更少的报废晶圆。
[0033]图1A是根据一个实施例的集成电路100的截面图。集成电路100包括半导体衬底102。半导体衬底102可以包括硅、锗、硅锗、砷化镓、碳化硅或其他类型的半导体中的一种或多种。半导体衬底102可以包括单晶半导体。半导体衬底102可以包括不同的单晶半导体材料的多个结构。在不脱离本公开的范围的情况下，可以将其他材料用于半导体衬底102。
[0034]半导体衬底102可以包括各种掺杂区域。掺杂区域可以包括N阱、P本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：晶体管，包括端子；介电层，设置在所述端子上并具有暴露所述端子并包括侧壁的第一沟槽；第一阻挡层，设置在所述端子上；第二阻挡层，设置在所述第一阻挡层和所述侧壁上，并且在所述沟槽中具有的竖直延伸程度大于所述第一阻挡层在所述沟槽中的竖直延伸程度；以及导电塞，位于所述沟槽中并与所述第二阻挡层接触。2.根据权利要求1所述的集成电路，其中，所述第一阻挡层在第二阻挡层下方位于所述侧壁上。3.根据权利要求1所述的集成电路，其中，所述第二阻挡层将所述第一阻挡层与所述侧壁隔离。4.根据权利要求1所述的集成电路，其中，所述第一阻挡层和第二阻挡层是氮化钛。5.根据权利要求4所述的集成电路，其中，所述导电塞是钴。6.根据权利要求4所述的集成电路，其中，...

【专利技术属性】
技术研发人员：程仲良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：