三维存储器器件及其制造方法技术

提供了包括第一堆叠结构和第二堆叠结构以及第一导电柱和第二导电柱的三维存储器器件。第一堆叠结构包括沿垂直方向堆叠的第一堆叠层。第一堆叠层的每个包括第一栅极层、第一沟道层以及第一栅极层和沟道层之间的第一铁电层。第二堆叠结构与第一堆叠结构横向间隔开，并且包括沿垂直方向堆叠的第二堆叠层。第二堆叠层的每个包括第二栅极层、第二沟道层以及第二栅极层和沟道层之间的第二铁电层。第一栅极层和第二栅极层设置在第一铁电层和第二铁电层之间，以及第一导电柱和第二导电柱沿垂直方向延伸并且分别与第一沟道层和第二沟道层接触。本申请的实施例还涉及制造三维存储器器件的方法。器件的方法。器件的方法。

【技术实现步骤摘要】
三维存储器器件及其制造方法


[0001]本申请的实施例涉及三维存储器器件及其制造方法。

技术介绍

[0002]半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。
[0003]这种缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要在IC处理和制造中进行类似的发展。例如，已经引入了三维(3D)存储器器件以替换平面存储器器件。但是，3D存储器器件并非在所有方面都令人满意。出现了应该解决的额外的问题。

技术实现思路

[0004]本申请的一些实施例提供了一种三维存储器器件，包括：第一堆叠结构，包括沿垂直方向堆叠的第一堆叠层，其中，所述第一堆叠层的每个包括第一栅极层、第一铁电层和第一沟道层，其中，所述第一栅极层、所述第一铁电层和所述第一沟道层分别沿垂直于所述垂直方向的水平方向延伸，并且其中，所述第一铁电层设置在所述第一栅极层和所述第一沟道层之间；第二堆叠结构，与所述第一堆叠结构横向间隔开，并且包括沿所述垂直方向堆叠的第二堆叠层，其中，所述第二堆叠层的每个包括第二栅极层、第二铁电层和第二沟道层，其中，所述第二栅极层、所述第二铁电层和所述第二沟道层分别沿所述水平方向延伸，所述第二铁电层设置在所述第二栅极层和所述第二沟道层之间，并且所述第一栅极层和所述第二栅极层设置在所述第一铁电层和所述第二铁电层之间；第一导电柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述第一堆叠层的每个的所述第一沟道层接触；以及第二导电柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述第二堆叠层的每个的所述第二沟道层接触。
[0005]本申请的另一些实施例提供了一种三维存储器器件，包括：第一堆叠结构和第二堆叠结构，设置在衬底上并且彼此横向间隔开，其中，所述第一堆叠结构包括交替堆叠在所述衬底上的第一绝缘层和第一栅极层，并且其中，所述第二堆叠结构包括交替堆叠在所述衬底上的第二绝缘层和第二栅极层；介电壁，设置在所述衬底上并且位于所述第一堆叠结构和所述第二堆叠结构之间；第一铁电层，设置在所述介电壁和所述第一栅极层之间，其中，所述第一铁电层的每个设置在两个相邻第一绝缘层之间；第一沟道层，设置在所述介电壁和所述第一铁电层之间，其中，所述第一沟道层的每个设置在两个相邻第一绝缘层之间；第二铁电层，设置在所述介电壁和所述第二栅极层之间，其中，所述第二铁电层的每个设置在两个相邻第二绝缘层之间；第二沟道层，设置在所述介电壁和所述第二铁电层之间，其中，所述第二沟道层的每个设置在两个相邻第二绝缘层之间；第一导电柱，穿透所述介电
壁、彼此横向分隔开并且与所述第一沟道层接触；以及第二导电柱，穿透所述介电壁、彼此横向分隔开并且与所述第二沟道层接触。
[0006]本申请的又一些实施例提供了一种制造三维存储器器件的方法，包括：在衬底上形成多层堆叠件，其中，所述多层堆叠件包括交替堆叠在所述衬底上的绝缘层和牺牲层；形成垂直穿透所述多层堆叠件的沟槽；去除所述牺牲层的由所述沟槽暴露的部分以形成凹槽，其中，所述凹槽的每个形成在两个相邻绝缘层之间；在所述凹槽中形成铁电层以覆盖所述牺牲层的由所述凹槽暴露的剩余部分的侧面；在所述凹槽中形成沟道层以与所述铁电层接触；用介电材料填满所述沟槽以形成介电壁；形成垂直穿透所述介电壁的导电柱；以及用所述栅极层替换所述牺牲层的剩余部分。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1A至图11A是根据本专利技术的一些实施例的在三维存储器器件的制造方法的各个阶段产生的结构的示意性顶视图。
[0009]图1B至图11B分别是沿图1A至图11A所示的线A
‑
A
’
的示意性截面图。
[0010]图4C至图11C分别是沿图4B至图11B所示的线B
‑
B
’
的示意性平面图。
[0011]图12是图11A、图11B和图11C所示的三维存储器器件的等效电路图。
[0012]图13是示出根据本专利技术的一些实施例的半导体结构的示意性截面图。
[0013]图14是根据本专利技术的一些可选实施例的三维存储器器件的示意性平面图。
[0014]图15是根据本专利技术的一些可选实施例的三维存储器器件的示意性平面图。
[0015]图16是根据本专利技术的一些可选实施例的三维存储器器件的示意性平面图。
具体实施方式
[0016]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0017]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0018]在各种非易失性存储器中，铁电场效应晶体管(FeFET)是高密度、低功耗应用的有前景的候选者。由于其场驱动操作，FeFET具有优势，诸如无损读出、高编程/擦除速度和低
功耗。此外，FeFET由于其高可扩展性和高CMOS兼容性而引起了更多关注。为了获得更高的密度，提出了三维(3D)垂直结构。通常，将多晶硅用作沟道材料。但是，多晶硅沟道存在若干挑战，诸如非常薄的多晶硅沟道处的低载流子迁移率以及铁电材料和多晶硅之间具有低介电常数的界面层。因为电容在具有低介电常数的界面层和铁电材料之间不匹配，所以在操作期间对界面层施加较大电压。这最终导致界面层的击穿，从而导致耐久性失效。此外，具有低介电常数的界面层增大了电荷俘获，这导致降低可靠性的阈值电压漂移问题。
[0019]为了克服上面的挑战，提出了具有氧化物半导体沟道的FeFET。氧化物半导体沟道适合于快速访问速度，因为它具有高载流子迁移率和非常薄的主体。
[0020]图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器器件，包括：第一堆叠结构，包括沿垂直方向堆叠的第一堆叠层，其中，所述第一堆叠层的每个包括第一栅极层、第一铁电层和第一沟道层，其中，所述第一栅极层、所述第一铁电层和所述第一沟道层分别沿垂直于所述垂直方向的水平方向延伸，并且其中，所述第一铁电层设置在所述第一栅极层和所述第一沟道层之间；第二堆叠结构，与所述第一堆叠结构横向间隔开，并且包括沿所述垂直方向堆叠的第二堆叠层，其中，所述第二堆叠层的每个包括第二栅极层、第二铁电层和第二沟道层，其中，所述第二栅极层、所述第二铁电层和所述第二沟道层分别沿所述水平方向延伸，所述第二铁电层设置在所述第二栅极层和所述第二沟道层之间，并且所述第一栅极层和所述第二栅极层设置在所述第一铁电层和所述第二铁电层之间；第一导电柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述第一堆叠层的每个的所述第一沟道层接触；以及第二导电柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述第二堆叠层的每个的所述第二沟道层接触。2.根据权利要求1所述的三维存储器器件，其中，所述第一导电柱沿所述垂直方向穿透所述第一堆叠层的每个的所述第一沟道层，并且其中，所述第二导电柱沿所述垂直方向穿透所述第二堆叠层的每个的所述第二沟道层。3.根据权利要求2所述的三维存储器器件，其中，所述第一导电柱与所述第一堆叠层的每个的所述第一铁电层接触，并且其中，所述第二导电柱与所述第二堆叠层的每个的所述第二铁电层接触。4.根据权利要求2所述的三维存储器器件，其中，所述第一导电柱通过所述第一堆叠层的每个的所述第一沟道层彼此横向分隔开，并且其中，所述第二导电柱通过所述第二堆叠层的每个的所述第二沟道层彼此横向分隔开。5.根据权利要求1所述的三维存储器器件，其中，所述第一导电柱通过所述第一堆叠层的每个的所述第一沟道层与所述第一堆叠层的每个的所述第一铁电层横向分隔开，并且其中，所述第二导电柱通过所述第二堆叠层的每个的所述第二沟道层与所述第二堆叠层的每个的所述第二铁电层横向分隔开。6.根据权利要求1所述的三维存储器器件，还包括：第一绝缘体，沿所述垂直方向穿透所述第一堆叠层的每个的所述第一沟道层并且彼此横向分隔开；以及第二绝缘...

【专利技术属性】
技术研发人员：吴昭谊，杨世海，林佑明，贾汉中，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：