显示数据接收电路和显示面板驱动器制造技术

本发明专利技术的显示数据接收电路包括：ＰＬＬ电路２５，用于响应差分时钟信号ＣＬＫ和／ＣＬＫ，产生其频率是该差分时钟信号ＣＬＫ和／ＣＬＫ的频率的整数倍的内部时钟信号ＩＣＬＫ；以及串行／并行转换电路２３，用于与该内部时钟信号ＩＣＬＫ同步，接收用于发送显示数据的串行数据信号，而且通过对该串行数据信号执行串行／并行转换，产生并行数据信号。配置该串行／并行转换电路２３，以便可以执行响应该内部时钟信号ＩＣＬＫ的上升沿和下降沿之一接收串行数据信号的单沿操作以及响应该内部时钟信号ＩＣＬＫ的上升沿和下降沿二者接收串行数据信号的双沿操作。此外，配置ＰＬＬ电路２５，以便可以改变该内部时钟信号ＩＣＬＫ的频率。

【技术实现步骤摘要】

本专利技术涉及一种显示数据接收电路和显示面板驱动器。更具体地 说，本专利技术涉及一种用于接收在显示设备中串行传送的显示数据的显 示数据接收电路和包括该显示数据接收电路的显示面板驱动器。
技术介绍
在釆用液晶显示面板和其他显示面板的显示设备中，显示数据(色 调数据)的数据传送方法是依据显示面板的规格、具体来讲是依据像素数而确定的。例如，在设置了其像素数大的显示面板，例如XGA(扩 展图形阵列1024X768像素)显示面板的显示设备中，因为需要以高 数据传送速率传送显示数据，所以显示数据的传送是以高时钟频率来 执行的。另一方面，在设置了其像素数小的显示面板，例如QVGA(四 分之一视频图形阵列320X240像素)显示面板的显示设备上，显示 数据的数据传送是以低时钟频率来执行的。其他分辨率涉及VGA (视 频图形阵列640X480像素)禾卩HVGA (半VGA: 480X320像素)。 XGA、 VGA、 HVGA和QVGA的像素总数分别涉及DXGA、 DVGA、 DHVGA和DQVGA，而且下面的关系有效 DXGA>DVGA>DHVGA>DQVGA通常，还可以通过如下方式来控制数据传送速率发射机-接收机 电路仅与时钟信号的上升沿和下降沿中的一个边缘同步地、或者与两 个边缘都同步地工作。众所周知，可以配置DRAM (动态随机存取存 储器)，以便根据时钟信号的上升沿和下降沿二者来执行数据输入/输 出，而且将这种DRAM称为DDR-SDRAM (双数据速率同步动态随机 存取存储器)。众所周知，DDR-SDRAM的优点是，与根据时钟信号 的上升沿和下降沿之一来执行数据输入/输出的DRAM(这种DRAM被称为SDR-SDRAM (单数据速率SDRAM))相比，DDR-SDRAM的 数据传送速率加倍。第2000-182399号日本未决专利申请公开了一种 DRAM，它可以执行仅仅与时钟信号的上升沿和下降沿之一同步的操 作，也可以执行与上升沿和下降沿二者都同步的操作。在显示设备上，特别是在用于便携式装置的显示设备上，减少功 率消耗是重要问题之一。解决这种问题的一种方法是，根据显示面板 的显示尺寸，改变显示数据的数据传送方法。第9-244587号日本未决 专利申请公开了一种液晶显示器控制电路，这种液晶显示器控制电路 根据液晶显示面板的显示尺寸规格来改变显示数据的数据传送方法。 这种众所周知的液晶显示器控制电路是用于将显示数据和控制信号送 到用于控制列驱动器和共用驱动器的驱动器控制LSI (大规模集成电 路)的电路。该液晶显示器控制电路提供了三个可以被分别控制的显 示控制LSI。将显示数据分别从这三个显示控制LSI中的每一个送到驱 动器控制LSI,而将控制信号从这三个显示控制LSI之一送到驱动器控 制LSI。在对像素数大的显示面板(例如，XGA显示面板)进行驱动 时，使用全部3个显示控制LSI。另一方面，选择这三个显示控制LSI 中的一个或者两个，将它们用于像素数小的显示面板。将显示数据从 选择的显示控制LSI送到驱动器控制LSI。如果选择并使用这三个显示 控制LSI中的一个或者两个，则可以在使用像素数小的显示面板的情 形中减小液晶显示设备的功率消耗。第10-97226号日本未决专利申请公开了用于减小液晶显示设备的 功率消耗的另一种方法。在这种液晶显示设备中， 一高频振荡电路间 断地工作，该高频振荡电路是用于传送显示数据的高频定时信号的信 号源。具体地说，如果MPU (微处理单元)指示重写显示数据，则高 频振荡电路开始振荡，而如果终止传送显示数据，则高频振荡电路停 止振荡。因此，减小了液晶显示设备的功率消耗。然而，在上述现有液晶显示设备中存在的问题是，不能减少在接收显示数据时消耗的电功率。在第9-244587号日本未决专利申请公开 的液晶显示器控制电路中，减少了发送显示数据的显示控制LSI的功 率消耗，然而没有减少接收显示数据的驱动器控制LSI的功率消耗。另一方面，在第10-97226号日本未决专利申请公开的液晶显示设 备中，虽然的确能够减少显示面板驱动器在数据传送等待时的功率消 耗时，然而无法减少显示面板驱动器在传送显示数据时的功率消耗。当设计用于接收显示数据的显示数据接收电路以便能够改变显示 数据的传送速率设计时，功率消耗问题特别重要。当可以改变显示数 据的传送速率时，需要对显示数据接收电路进行设计，以便在显示数 据的传送速率最高时，能够确实接收到显示数据。然而，如果显示数 据的传送速率低，则这种设计通常徒劳无益地增加功率消耗。
技术实现思路
根据本专利技术的显示数据接收电路(11)设置了时钟再生成电路 (25和25A)，用于响应外部时钟信号(CLK， /CLK)，产生其频率 是外部时钟信号(CLK和/CLK)的频率的整数倍的内部时钟信号 (ICLK);以及串行/并行转换电路(23)，用于与该内部时钟信号(ICLK) 同步，接收用于发送显示数据的串行数据信号(IDATA0和IDATA1)， 而且对该串行数据信号(IDATA0和IDATA1)执行串行/并行转换，然 后，产生并行数据信号。配置该串行/并行转换电路(23)，以便可以 执行响应该内部时钟信号(ICLK)的上升沿和下降沿之一接收该串行 数据信号(IDATA0和IDATA1)的单沿操作以及响应该内部时钟信号 (ICLK)的上升沿和下降沿二者接收该串行数据信号(IDATA0和 IDATA1)的双沿操作。配置该时钟再生成电路(25和25A)，以便可 以改变该内部时钟信号(ICLK)的频率。在这样配置的显示数据接收电路(11)中，在以高传送速率发送 显示数据时，通过使串行/并行转换电路(23)执行单沿操作，可以提高接收显示数据的可靠性。另一方面，在以低传送速率发送显示数据 时，通过使串行/并行转换电路(23)执行双沿操作，然后，将内部时钟信号(ICLK)的频率设置为低频(优选是频率的一半)，可以减少 功率消耗。根据本专利技术，在以高传送速率发送显示数据时，这种显示数据接 收电路保证可靠接收该显示数据，此外，在以低传送速率发送显示数 据时，可以降低功率消耗。附图说明根据下面结合附图对特定优选实施例所做的描述，本专利技术的上述 以及其他目的、优点和特征更加显而易见，其中图1是示出根据本专利技术第一实施例的数据线驱动器的配置的方框图2是示出根据第一示例性实施例的串行数据接收电路的配置的 方框图3是描述根据第一示例性实施例的串行数据接收电路的操作的表；图4是示出根据第一示例性实施例的数据线驱动器的一个安装实 施例的方框图5是示出根据第一示例性实施例的数据线驱动器的另一个安装实施例的方框图6是示出串行数据接收电路的另一种配置的方框图； 图7是示出串行数据接收电路的另一种配置的方框图； 图8是示出根据本专利技术第二示例性实施例的数据线驱动器的配置的方框图；以及图9是示出根据第二示例性实施例的串行数据接收电路的配置的 方框图。具体实施例方式图1是示出根据本专利技术第一实施例的数据线驱动器1的配置的方 框图。第一示例性实施例的数据线驱动器1用于驱动液晶显示面板的 数据线，而且它包括串行数据接收电路11，对应于本专利技术的显示数 据接收电路；寄存器电路12;锁存电路13; D/A转换器14;以及本文档来自技高网...

【技术保护点】
一种显示数据接收电路，包括：时钟再生成电路，用于响应外部时钟信号，产生其频率是所述外部时钟信号的频率的整数倍的内部时钟信号；以及串行／并行转换电路，用于与所述内部时钟信号同步地接收作为显示数据的串行数据信号，而且通过对所述串行数据信号执行串行／并行转换，产生并行数据信号，其中配置所述串行／并行转换电路，以便既可以执行响应所述内部时钟信号的上升沿和下降沿之一接收所述串行数据信号的单沿操作，也可执行响应所述内部时钟信号的上升沿和下降沿二者接收所述串行数据信号的双沿操作；以及其中配置所述时钟再生成电路，以便可以改变所述内部时钟信号的频率。

【技术特征摘要】
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【专利技术属性】
技术研发人员：米山辉，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]