存储器结构及其制造方法技术

本发明专利技术提供一种存储器结构及其制造方法。存储器结构包括一基底，其中基底包含多个主动区域，且此些主动区域之间是以一隔离结构相隔开来。存储器结构还包括多个堆叠结构分别位于各个主动区域的上方，且各个堆叠结构包含位于基底上的一穿隧介电层以及位于穿隧介电层上的一浮置栅极。浮置栅极包含位于穿隧介电层上的下部硅层及上部硅层，其中下部硅层包含氮气、碳、或前述的组合的掺质。或前述的组合的掺质。或前述的组合的掺质。

【技术实现步骤摘要】
存储器结构及其制造方法


[0001]本专利技术是有关于一种存储器结构及其制造方法，且特别是有关于一种非易失性存储器结构及其制造方法。

技术介绍

[0002]在非易失性存储器中，依据存储器内的数据能否在使用电脑时随时改写，可分为二大类产品，分别为只读存储器(read-only memory,ROM)与快闪存储器(flash memory)。其中快闪存储器因成本较低，而逐渐成为非易失性存储器的主流技术。
[0003]一般而言，一个快闪存储器包含两个栅极，第一个栅极为储存数据的浮置栅极，而第二个栅极为进行数据的输入和输出的控制栅极。浮置栅极位于控制栅极的下方且为“漂浮”的状态。所谓漂浮是指以绝缘材料环绕且隔离浮置栅极以防止电荷流失。控制栅极连接至字线以控制装置。快闪存储器的优点之一为可以区块-区块抹除数据(block-by-block erasing)。快闪存储器广泛地用于企业服务器、储存和网路科技，以及广泛的消费电子产品，例如随身碟快闪驱动装置、行动电话、数码相机、平板电脑、笔记本计算机的个人电脑插卡和嵌入式控制器等等。
[0004]虽然现存的非易失性存储器的形成方法已足够应付它们原先预定的用途，但它们仍未在各个方面皆彻底的符合要求，因此非易失性存储器的技术目前仍有需克服的问题。

技术实现思路

[0005]本专利技术揭示一种存储器结构，包括一基底，其中基底包含多个主动区域，且此些主动区域之间是以一隔离结构相隔开来。存储器结构还包括多个堆叠结构分别位于各个主动区域的上方，且各个堆叠结构包含位于基底上的一穿隧介电层以及位于穿隧介电层上的一浮置栅极。浮置栅极包含位于穿隧介电层上的下部硅层及上部硅层，其中下部硅层包含氮气、碳、或前述的组合的掺质。
[0006]本专利技术揭示一种存储器结构的制造方法，包括提供包含多个主动区域的一基底。存储器结构的制造方法亦包括形成多个堆叠结构分别位于各个主动区域的上方，其中各个堆叠结构包含位于基底上的一穿隧介电层以及位于穿隧介电层上的一浮置栅极。浮置栅极包含位于穿隧介电层上的下部硅层及上部硅层，其中下部硅层包含氮气、碳、或前述的组合的掺质。存储器结构的制造方法更包括形成多个沟槽分别位于主动区域之间，以及于沟槽中形成隔离结构。
附图说明
[0007]图1A至图1O是根据本专利技术的一实施例的制造存储器结构的不同中间阶段所对应的剖面示意图。
[0008]图2是根据本专利技术的另一实施例中一个存储器结构的剖面示意图。
[0009]符号说明
[0010]10～基底；
[0011]11～穿隧介电材料层；
[0012]110～穿隧介电层；
[0013]12、13～硅层；
[0014]120～下部硅层；
[0015]130～上部硅层；
[0016]12M～注入(implant)工艺；
[0017]14～氧化层；
[0018]140～图案化氧化层；
[0019]16、17～掩膜层；
[0020]160、160
’
、170～图案化掩膜层；
[0021]18～图案化光阻；
[0022]19、20～堆叠结构；
[0023]210～开口；
[0024]130b～底面；
[0025]110a、120a、130a、242a～顶面；
[0026]110c、120c、130c～侧壁；
[0027]220～沟槽；
[0028]24、240～隔离材料层；
[0029]242、242-2～隔离结构；
[0030]27～栅极间介电层；
[0031]28～导电层；
[0032]HM～图案化罩幕堆叠；
[0033]FG～浮置栅极；
[0034]W1、W2～宽度；
[0035]A
A
～主动区域。
具体实施方式
[0036]参照本专利技术实施例的图式以更全面地阐述本专利技术。然而，本专利技术亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的元件标号表示相同或相似的元件，以下段落将不再一一赘述。为简化叙述，实施例所配合的图式是绘制四个包含浮置栅极的堆叠结构于基底上以及延伸于该些浮置栅极上方的控制栅极，以做存储器结构的示例说明。
[0037]图1A至图1O是根据本专利技术的一实施例的制造存储器结构的不同中间阶段所对应的剖面示意图。请参照图1A，提供基底10，基底10包含一源极区域和一漏极区域(未示出)。基底10的材料可包含硅、砷化镓、氮化镓、硅化锗、绝缘层上覆硅、其他合适的材料或前述的组合。
[0038]接着，在基底10上形成穿隧介电材料层11。穿隧介电材料层11例如是氧化硅或高介电常数材料(介电常数例如是大于4)。高介电常数材料例如可包括氧化铪、氧化铪硅、氧
化铪铝或氧化铪钽。在一实施例中，穿隧介电材料层11的厚度范围可为3nm至10nm。
[0039]参照图1B，在穿隧介电材料层11上方形成硅层12。硅层12例如是非晶硅，且可使用沉积工艺形成。在一实施例中，硅层12的厚度范围可为10nm至约30nm，例如约20nm。
[0040]然后，参照图1C，进行注入工艺12M，以在硅层12内植入掺质。例如将包含氮气(N2)、碳、或前述的组合的掺质植入硅层12中。在一实施例中，将氮气注入于硅层12中，氮气的注入剂量例如是在1
×
10
15
原子/cm2至4
×
10
15
原子/cm2的范围内。在一实施例中，氮气的注入能量例如是在2KJ至5KJ的范围内，例如3KJ。此外，在其他实施例中，可在硅层12内植入N型掺质，例如磷(P)，使之后制得的浮置栅极为N型导电类型。
[0041]然后，参照图1D，在硅层12上方形成硅层13。硅层13包含多晶硅，且可使用沉积工艺形成。在一实施例中，硅层13例如是未掺杂的多晶硅层。在一实施例中，硅层13的厚度范围可为40nm至100nm，例如60nm。
[0042]然后，参照图1E，在硅层13上依序形成氧化层14、掩膜层16、掩膜层17和图案化光阻18。氧化层14的材料可包括氧化硅或氮氧化硅，且可利用热氧化法、化学气相沉积法或前述方式的组合形成。在一实施例中，氧化层14的厚度范围可为5nm至15nm。掩膜层16的材料可包括氮化硅或氮氧化硅，掩膜层17的材料可包括氧化硅，并可经由化学气相沉积方式形成掩膜层16和17。
[0043]参照图1F，根据图案化光阻18而移除掩膜层17暴露出的部分，而形成图案化掩膜层170。可利用非等向性刻蚀，例如是干式刻蚀，以移除掩膜层17暴露出的部分。
[0044]参照图1G，接着，以图案化光阻18和图案化掩膜层170为遮罩移除暴露出的掩膜层16与氧化层14，以形成图案化掩膜层160与图案化氧化层140。可利用非等向性刻蚀，例如是干式刻蚀，而进行前本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器结构，其特征在于，包括：一基底，包含多个主动区域，且相邻的所述主动区域之间是以一隔离结构相隔开来；多个堆叠结构，分别位于所述主动区域上方，且前述各个堆叠结构包含位于所述基底上的一穿隧介电层以及位于所述穿隧介电层上的一浮置栅极，所述浮置栅极包含：一下部硅层，位于所述穿隧介电层上，其中所述下部硅层包含氮气、碳、或两者的组合的掺质；以及一上部硅层，位于所述下部硅层上。2.根据权利要求1所述的存储器结构，其特征在于，所述下部硅层包含掺质氮气的掺杂浓度为1
×
10
20
/cm3至1
×
10
22
/cm3范围之间。3.根据权利要求1所述的存储器结构，其特征在于，所述浮置栅极的所述下部硅层具有第一平均晶粒尺寸，所述上部硅层具有第二平均晶粒尺寸，所述第一平均晶粒尺寸小于所述第二平均晶粒尺寸。4.一种存储器结构的制造方法，其特征在于，包括：提供一基底，所述基底包含多个主动区域；形成多个堆叠结构分别位于所述主动区域上方，其中各个所述堆叠结构包含位于所述基底上的一穿隧介电层以及位于所述穿隧介电层上的一浮置栅极，所述浮置栅极包含：一下部硅层，位于所述穿隧介电层上，其中所述下部硅层包含氮气、碳、或两者的组合的掺质；以及一上部硅层，位于所述下部硅层上；形成多个沟槽分别位于所述主动区域之间；以...

【专利技术属性】
技术研发人员：蔡文杰，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：