半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述形成方法包括，在衬底上形成有源区；在所述有源区中形成至少一个沟槽，所述沟槽至少将所述有源区分为位于沟槽一侧的源区和位于沟槽另一侧的漏区；在所述源区和所述漏区上分别形成抬高源区和抬高漏区。因而在有源区的尺寸一定的情况下，在前述形成沟槽时，可以使得沟槽的宽度增大，深度减小，深宽比减小，从而在有源区尺寸一定的情况下，使得在沟槽中形成栅极结构时栅极材料容易填充，并且形成的栅极结构电阻较小，同时使得所述源区和漏区的电学连接性能不会受到影响。受到影响。受到影响。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着晶体管尺寸的不断减小，有源区的长度的限制导致栅极结构也变的越来越小，使得晶体管的制作变得更加困难。例如，埋伏栅极的沟槽宽度越来越窄，沟槽的深宽比越来越大，限制了形成栅极结构时的材料填充，并且栅极结构的尺寸的减小，使得栅极结构的电阻增大，降低了电学性能。

技术实现思路

[0003]本专利技术所要解决的技术问题是在有源区尺寸一定的情况下降低栅极结构的制作难度，并使形成栅极结构的电学性能得到改善。
[0004]为此，本专利技术提供了一种半导体结构的形成方法，包括：
[0005]提供衬底；
[0006]在所述衬底上形成有源区；
[0007]在所述有源区中形成至少一个沟槽，所述沟槽至少将所述有源区分为位于沟槽一侧的源区和位于沟槽另一侧的漏区；
[0008]在所述源区和所述漏区上分别形成抬高源区和抬高漏区。
[0009]可选的，采用选择性外延工艺形成所述抬高源区和所述抬高漏区。
[0010]可选的，所述采用选择性外延工艺形成所述抬高源区和所述抬高漏区的步骤之前，还包括：
[0011]采用原位清洁工艺清洁所述源区和所述漏区表面。
[0012]可选的，还包括：在所述沟槽中形成栅极结构，所述栅极结构的上表面和所述有源区的上表面齐平。
[0013]可选的，还包括：在所述沟槽中形成栅极结构，在所述栅极结构上形成阻挡层。
[0014]可选的，所述抬高源区和所述抬高漏区的形成过程，包括：
[0015]在所述有源区上形成覆盖层；
[0016]在所述覆盖层中形成抬高源区开口和抬高漏区开口，所述抬高源区开口和所述抬高漏区开口暴露出所述有源区；
[0017]在所述抬高源区开口和所述抬高漏区开口中形成抬高源区和抬高漏区。
[0018]本专利技术还提供了一种半导体结构，包括：
[0019]衬底，所述衬底上具有有源区；
[0020]位于所述有源区中的至少一个沟槽，所述沟槽至少将所述有源区分为位于沟槽一侧的源区和位于沟槽另一侧的漏区；
[0021]抬高源区，位于所述源区上；
[0022]抬高漏区，位于所述漏区上。
[0023]可选的，所述抬高源区顶部的宽度大于所述抬高源区底部的宽度，所述抬高漏区顶部的宽度大于所述抬高漏区底部的宽度。
[0024]可选的，所述沟槽的开口尺寸大于所述抬高源区底部的宽度或所述抬高漏区底部的宽度。
[0025]可选的，所述抬高源区底部的宽度与所述源区顶部的宽度相同，所述抬高漏区底部的宽度与所述漏区顶部的宽度相同。
[0026]可选的，两个沟槽位于同一有源区中；所述有源区的尺寸范围为20nm-145nm；所述沟槽的宽度范围为5nm-25nm，所述沟槽的深度范围为10nm-30nm。
[0027]可选的，所述沟槽的深宽比小于3：1。
[0028]可选的，所述抬高源区或所述抬高漏区的厚度范围为5nm-100nm。
[0029]可选的，还包括：栅极结构，位于所述沟槽中，所述栅极结构的上表面和所述有源区的上表面齐平。
[0030]可选的，还包括：栅极结构，位于所述沟槽中；阻挡层，所述阻挡层位于所述栅极结构上方，所述阻挡层的上表面与所述有源区的上表面齐平。
[0031]可选的，所述阻挡层的厚度范围为1nm-10nm，或者所述阻挡层的厚度为所述沟槽的深度的1/10-1/5。
[0032]与现有技术相比，本专利技术技术方案具有以下优点：
[0033]本专利技术的半导体结构的形成方法，在所述衬底上形成有源区；在所述有源区中形成至少一个沟槽，所述沟槽至少将所述有源区分为位于沟槽一侧的源区和位于沟槽另一侧的漏区；在所述源区和所述漏区上分别形成抬高源区和抬高漏区。本专利技术通过在所述源区和所述漏区上分别形成抬高源区和抬高漏区将源区和漏区的电连接点引出，因而在有源区的尺寸一定的情况下，在前述形成沟槽时，可以使得沟槽的宽度增大，深度减小，深宽比减小，从而在有源区尺寸一定的情况下，使得在沟槽中形成栅极结构的制作难度降低，并且形成的栅极结构的电学性能得到改善。
[0034]进一步，所述抬高源区底部的宽度与所述源区顶部的宽度相同，所述抬高漏区底部的宽度与所述漏区顶部的宽度相同，所述抬高源区顶部的宽度大于抬高源区底部的宽度，所述抬高漏区顶部的宽度大于抬高漏区底部的宽度，因而在有源区尺寸一定的情况下，当在有源区中形成的沟槽的尺寸增大，相应的有源区中形成的源区和漏区的尺寸减小时，由于抬高源区和抬高漏区顶部的尺寸增大，因而通过抬高源区和抬高漏区仍能保证源区和漏区尺寸减小时的电学连接性能，同时保证在沟槽中形成栅极结构时栅极材料容易填充，减小形成的栅极结构电阻，降低栅极结构的制作难度并且改善栅极结构的电学性能。
[0035]进一步，形成所述抬高源区和抬高漏区采用选择性外延工艺，从而能简便的使得形成的抬高源区顶部的宽度大于抬高源区底部的宽度，形成抬高漏区顶部的宽度大于抬高漏区底部的宽度，并且提高形成的抬高源区和抬高漏区位置的精度和尺寸的精度。
[0036]进一步，在所述栅极结构上形成阻挡层，所述阻挡层可以对所述栅极结构起保护作用，防止后续工艺对所述栅极结构造成损害。
[0037]本专利技术的半导体结构，包括：衬底，所述衬底上具有有源区；位于所述有源区中的至少一个沟槽，所述沟槽至少将所述有源区分为位于沟槽一侧的源区和位于沟槽另一侧的漏区；所述源区和所述漏区上分别具有抬高源区和抬高漏区。在有源区的尺寸一定的情况
下，可以减少栅极结构的制作难度，使得形成的栅极结构不存在填充缺陷，并且形成的栅极结构电阻较小，同时使得所述源区和漏区的电学连接性能不会受到影响。
附图说明
[0038]图1-10为本专利技术实施例半导体结构形成过程的结构示意图。
具体实施方式
[0039]本专利技术提供了一种半导体结构及其形成方法，所述半导体结构的形成方法，包括：在所述衬底上形成有源区；在所述有源区中形成至少一个沟槽，所述沟槽至少将所述有源区分为位于沟槽一侧的源区和位于沟槽另一侧的漏区；在所述源区和所述漏区上分别形成抬高源区和抬高漏区。本专利技术通过在所述源区和所述漏区上分别形成抬高源区和抬高漏区，可以使得形成的沟槽深宽比减小，降低所述半导体结构的制作难度。
[0040]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在详述本专利技术实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0041]图1-10为本专利技术实施例半导体结构形成过程的结构示意图。
[0042]参考图1，提供衬底201，所述衬底201上形成有源区202。
[0043]所述衬本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底；在所述衬底上形成有源区；在所述有源区中形成至少一个沟槽，所述沟槽至少将所述有源区分为位于沟槽一侧的源区和位于沟槽另一侧的漏区；在所述源区和所述漏区上分别形成抬高源区和抬高漏区。2.如权利要求1所述的半导体结构的形成方法，其特征在于，采用选择性外延工艺形成所述抬高源区和所述抬高漏区。3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述采用选择性外延工艺形成所述抬高源区和所述抬高漏区的步骤之前，还包括：采用原位清洁工艺清洁所述源区和所述漏区表面。4.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述沟槽中形成栅极结构，所述栅极结构的上表面和所述有源区的上表面齐平。5.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述沟槽中形成栅极结构，在所述栅极结构上形成阻挡层。6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述抬高源区和所述抬高漏区的形成过程，包括：在所述有源区上形成覆盖层；在所述覆盖层中形成抬高源区开口和抬高漏区开口，所述抬高源区开口和所述抬高漏区开口暴露出所述有源区；在所述抬高源区开口和所述抬高漏区开口中形成抬高源区和抬高漏区。7.一种半导体结构，其特征在于，包括：衬底，所述衬底上具有有源区；位于所述有源区中的至少一个沟槽，所述沟槽至少将所述有源区分为位于沟槽一侧的源区和位于沟槽另一侧的漏区；抬高源区，位于所述源区上；抬高漏区，位于...

【专利技术属性】
技术研发人员：尤康，白杰，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：