一种可控电阻电路制造技术

本申请涉及一种可控电阻电路，包括：控制信号生成模块，包括第一晶体管和第一电阻，以及分别于所述第一晶体管和所述第一电阻耦合的电流镜所述控制信号生成模块配置为至少基于所述第一电阻产生使所述第一晶体管工作在深线性区的偏置信号；以及电阻调控模块，包括一个或多个并联的第二晶体管，所述电阻调控模块耦合至所述控制信号生成模块，配置为基于所述第一晶体管的偏置信号对所述第二晶体管进行控制以使所述第二晶体管同样工作在深线性区域，从而控制所述第二晶体管的导通电阻仅与多数第一电阻和所述电流镜的镜像系数相关；其中所述第一晶体管和第二晶体管尺寸相同，制造工艺相同。本申请进一步包括一种控制电路中电阻的方法和一种电子设备。阻的方法和一种电子设备。

【技术实现步骤摘要】
一种可控电阻电路


[0001]本申请涉及一种电阻电路，特别地涉及一种可控电阻电路。

技术介绍

[0002]很多应用中需要实现较为精准的可变阻值电阻，且在高频应用中尤其期望该可变电阻的寄生电容越小越好。现有技术实现可变阻值电阻的方法一般是采用开关电阻阵列，或者采用工作在线性区的金属
‑
氧化物
‑
半导体场效应晶体管(MOSFET)。
[0003]图1是一种现有的开关电阻阵列式可控电阻电路示意图，如图1所示。其中，该可控电阻电路可以包括多个相同的并联的开关电阻结构，例如开关电阻结构104可以包括电阻101，其是与晶体管例如NMOS管102串联的芯片上电阻，阻值为R；NMOS管102，作为开关决定开关电阻结构104是否工作。控制端103控制102导通或者断开。
[0004]另一个电阻结构可以包括晶体管例如NMOS管105。晶体管105与晶体管102是尺寸相同，制造工艺相同的晶体管。控制端106控制105导通或者断开。电容107是NMOS管105的漏源两端寄生电容。电容108是NMOS管105的漏端到衬底(一般接地)的寄生电容。电容109是NMOS管105的漏栅两端寄生电容。电阻1010是与NMOS管105串联的芯片上电阻，阻值为R。端口1011和1012是阵列式可控阻值电阻的输入/输出端。图1由多个开关电阻结构104并联组成。1011和1012两端的电阻等于：
[0005][0006]其中，R是图1中101，1010电阻的阻值；r
on
是NMOS管102，NMOS管105等NMOS管的导通时的导通电阻，M是可控电阻电路中阵列中包括的并联的电阻结构的数量。
[0007]R
total
与R和r
on
相关，R作为电阻器件可以比较精准，而r
on
是随控制端103控制电压、晶体管生产工艺，以及应用环境的温度变化而变化的，因此容易影响可控电阻电路的总导通电阻值R
total
。如果需要R
total
精准，则需要r
on
远远小于R，则在合适的控制端控制电压下，NMOS管105和NMOS管102等NMOS管的宽度和沟道长度的比值需要尽量大(一定的半导体工艺制程，NMOS最小沟道长度一定，则要求其宽度尽量大)。然而，MOSFET的宽度越大，则寄生电容必然越大(即图中寄生电容107、108、109越大)。过大的寄生电容在实际应用，尤其是高频系统应用(如射频系统，高速有线传输系统，光通信系统)中的高速电路部分并不适用。
[0008]图2是一种现有的工作在深线性区的MOSFET结构示意图，如图2所示。其中，NMOS的控制端电压为VG，NMOS的漏端电压为VD，NMOS的源端接地电压为VS＝0，NMOS的体端接地电压VB＝0。工作在深线性区，要求NMOS管的(V
ds
＝VD
–
VS)远远小于(Vgs
–
Vth)。
[0009]此时，NMOS管的导通电阻为：
[0010][0011]其中r
ds
为NMOS管导通电阻；V
ds
为漏源电压差，I
ds
为漏源电流，K
′
为工艺参数，W为NMOS管宽度，L为沟道长度，V
gs
为栅源电压差，V
th
为阈值电压。
[0012]采用较小尺寸的MOSFET(寄生电容较小)，调控工作在深线性区的MOSFET的导通电阻，需要控制其栅
‑
源电压(Vgs)。另外，影响线性区的MOSFET的导通电阻的因素还有MOSFET的阈值电压(Vth)。然而，阈值电压随制造工艺，温度变化很大，意味着导通电阻随制造工艺和温度变化很大，难以精确控制。
[0013]因此，需要一种能够提供不受生产工艺、应用环境温度以及栅极电压影响的可控电阻电路。

技术实现思路

[0014]针对现有技术中存在的技术问题，本申请提出了一种可控电阻电路，包括：控制信号生成模块，包括第一晶体管和第一电阻，以及分别于所述第一晶体管和所述第一电阻耦合的电流镜，所述控制信号生成模块配置为至少基于所述第一电阻产生使所述第一晶体管工作在深线性区的偏置信号；以及电阻调控模块，包括一个或多个并联的第二晶体管，所述电阻调控模块耦合至所述控制信号生成模块，配置为基于所述第一晶体管的偏置信号对所述第二晶体管进行控制以使所述第二晶体管同样工作在深线性区域，从而控制所述第二晶体管的导通电阻仅与多数第一电阻和所述电流镜的镜像系数相关；其中所述第一晶体管和第二晶体管尺寸相同，制造工艺相同。
[0015]特别的，其中所述电流镜包括：第一电流源，其一端耦合到电源，另一端通过所述第一电阻接地；第二电流源，其一端耦合到电源，另一端耦合到所述第一晶体管的第一端，其中所述第二电流源产生的电流是所述第一电流源产生电流的N倍，N为电流镜的镜像系数，且为大于1的整数；所述控制信号生成模块还包括：运算放大器，其第一输入端耦合到所述第一晶体管的第一端，其第二输入端耦合到所述第一电流源和所述第一电阻之间的节点，其输出端耦合到所述第一晶体管的控制端，所述第一晶体管的第二端接地。
[0016]特别的，其中所述第一晶体管的控制端耦合到所述第二晶体管的控制端。
[0017]特别的，其中所述控制信号生成模块进一步包括，串联设置在所述第一晶体管的第一端和地电平之间的第一分压电阻和第二分压电阻；所述电阻调整模块还包括加法器，其第一输入端耦合到所述第一晶体管的控制端，所述加法器第二输入端耦合到所述第一和第二分压电阻之间的节点，并配置为接收该节点处信号的反信号，所述加法器输出端耦合到所述第二晶体管的控制端。
[0018]特别的，其中所述电阻调整模块还包括串联耦合在所述第二晶体管第一端和第二端之间的第三分压电阻和第四分压电阻，所述第三分压电阻和第四分压电阻之间的节点耦合到所述第二晶体管的体端；所述加法器还包括与所述第二晶体管的体端耦合的第三输入端。
[0019]特别的，其中所述第二电流源为可控电流源，其包括多个并联的对所述第一电流源电流进行镜像的可控电流单元。
[0020]本申请还包括一种控制电路中电阻的方法，包括：利用第一电阻以及电流源组成的电流镜产生运算放大器的输入信号；利用运算放大器确定第一晶体管的第一端以及控制端的信号，使所述被测晶体管工作在深线性区；将所述被测晶体管的控制信号作为第二晶体管的控制信号，使所述第二晶体管工作在深线性区，从而使所述第二晶体管的导通电阻只与所述第一电阻以及电流镜的镜像比例相关。
[0021]本申请还包括一种电子设备，包括如前述中任一所述的可控电阻电路。
附图说明
[0022]下面，将结合附图对本申请的优选实施方式进行进一步详细的说明，其中：
[0023]图1是一种现有的开关电阻阵列式可控电阻电路示意图；
[0024]图2是一种现有的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可控电阻电路，包括：控制信号生成模块，包括第一晶体管和第一电阻，以及分别于所述第一晶体管和所述第一电阻耦合的电流镜，所述控制信号生成模块配置为至少基于所述第一电阻产生使所述第一晶体管工作在深线性区的偏置信号；以及电阻调控模块，包括一个或多个并联的第二晶体管，所述电阻调控模块耦合至所述控制信号生成模块，配置为基于所述第一晶体管的偏置信号对所述第二晶体管进行控制以使所述第二晶体管同样工作在深线性区域，从而控制所述第二晶体管的导通电阻仅与多数第一电阻和所述电流镜的镜像系数相关；其中所述第一晶体管和第二晶体管尺寸相同，制造工艺相同。2.根据权利要求1所述的可控电阻电路，其中所述电流镜包括：第一电流源，其一端耦合到电源，另一端通过所述第一电阻接地；第二电流源，其一端耦合到电源，另一端耦合到所述第一晶体管的第一端，其中所述第二电流源产生的电流是所述第一电流源产生电流的N倍，N为电流镜的镜像系数，且为大于1的整数；所述控制信号生成模块还包括：运算放大器，其第一输入端耦合到所述第一晶体管的第一端，其第二输入端耦合到所述第一电流源和所述第一电阻之间的节点，其输出端耦合到所述第一晶体管的控制端，所述第一晶体管的第二端接地。3.根据权利要求2所述的可控电阻电路，其中所述第一晶体管的控制端耦合到所述第二晶体管的控制端。4.根据权利要求2所述的可控电阻电路，其中所...

【专利技术属性】
技术研发人员：李旋，
申请(专利权)人：苏州瀚宸科技有限公司，
类型：发明
国别省市：