存储器器件及其制造方法技术

本揭露提供一种存储器器件及其制造方法。存储器器件包括第一堆叠结构、第二堆叠结构、第一隔离结构、栅极介电层、沟道层及导电柱。第一堆叠结构与第二堆叠结构各自包括多个栅极层并位于衬底上且通过沟槽彼此隔开。第一隔离结构位于沟槽中，单元区在沟槽中分别被限制在两个相邻的第一隔离结构之间，第一隔离结构各自包括第一主层及环绕第一主层的第一衬层，第一衬层将第一主层与第一及第二堆叠结构隔开。栅极介电层位于单元区中，且覆盖第一与第二堆叠结构的相对侧壁及第一隔离结构的相对侧壁。沟道层覆盖栅极介电层的内表面。导电柱在单元区内竖立在衬底上且在侧向上被沟道层环绕，至少两个导电柱位于一个单元区中且在侧向上彼此隔开。此隔开。此隔开。

【技术实现步骤摘要】
存储器器件及其制造方法


[0001]本专利技术实施例是有关于一种三维存储器器件及其制造方法。

技术介绍

[0002]半导体存储器用于电子应用(举例而言包括收音机、电视、手机及个人计算装置)的集成电路中。半导体存储器包括两大类别。一个类别是易失性存储器(volatile memory)；另一类别是非易失性存储器(non
‑
volatilememory)。易失性存储器包括随机存取存储器(random access memory，RAM)，随机存取存储器可被进一步划分成两个子类别：静态随机存取存储器(static random access memory，SRAM)及动态随机存取存储器(dynamicrandom access memory，DRAM)。由于SRAM及DRAM在断电时将丢失其所储存的信息，因此SRAM及DRAM二者皆是易失性的。
[0003]另一方面，非易失性存储器可保持储存于其上的数据。一种类型的非易失性半导体存储器是铁电随机存取存储器(ferroelectric random accessmemory，FeRAM或FRAM)。FeRAM的优点包括其写入/读取速度快且尺寸小。

技术实现思路

[0004]本专利技术实施例提供一种存储器器件，包括：第一堆叠结构及第二堆叠结构，位于衬底上且通过沟槽彼此隔开，所述第一堆叠结构包括多个第一栅极层，所述第二堆叠结构包括多个第二栅极层；多个第一隔离结构，位于所述沟槽中，其中多个单元区在所述沟槽中分别被限制在所述多个第一隔离结构中的两个相邻的第一隔离结构之间，其中所述多个第一隔离结构各自包括：第一主层以及第一衬层，所述第一衬层环绕所述第一主层，其中所述第一衬层将所述第一主层与所述第一堆叠结构及所述第二堆叠结构隔开；多个栅极介电层，分别位于所述多个单元区中的一者中，且覆盖所述第一堆叠结构与所述第二堆叠结构的相对侧壁以及所述多个第一隔离结构的相对侧壁；多个沟道层，分别覆盖所述多个栅极介电层中的一者的内表面；以及多个导电柱，在所述多个单元区内竖立在所述衬底上，且在侧向上被所述多个沟道层环绕，其中所述多个导电柱中的至少两个导电柱位于所述多个单元区中的每一者中，且位于所述多个单元区中的每一者中的所述至少两个导电柱在侧向上彼此隔开。
[0005]本专利技术实施例提供一种存储器器件，包括：第一堆叠结构及第二堆叠结构，形成在衬底上且通过沟槽在侧向上彼此间隔开，其中包括交替堆叠在所述衬底上的多个第一绝缘层与多个第一栅极层的所述第一堆叠结构与包括交替堆叠在所述衬底上的多个第二绝缘层与多个第二栅极层的所述第二堆叠结构彼此隔开；多个第一隔离结构，位于所述沟槽中，其中多个单元区在所述沟槽中分别被限制在所述多个第一隔离结构中的两个相邻的第一隔离结构之间；多个栅极介电层，分别位于所述多个单元区中的一者中，且覆盖所述第一堆叠结构与所述第二堆叠结构的相对侧壁；多个沟道层，分别覆盖所述多个栅极介电层中的一者的内表面；多个导电柱，在所述多个单元区内竖立在所述衬底上，且在侧向上被所述多
个沟道层环绕，其中所述多个导电柱中的至少两个导电柱位于所述多个单元区中的每一者中；以及多个第二隔离结构，分别位于所述多个单元区中的一者中，且在所述多个单元区中的每一者中将所述多个导电柱中的所述至少两个导电柱隔开，其中所述多个第一隔离结构及所述多个第二隔离结构中的至少一者各自包括：主层；以及衬层，环绕所述主层并与所述主层接触。
[0006]本专利技术实施例提供一种制造存储器器件的方法，包括：形成多层堆叠，所述多层堆叠包括交替布置的多个绝缘层与多个牺牲层；在所述多层堆叠中形成多个沟槽；使用多个栅极层代替所述多个牺牲层；在所述多个沟槽中形成多个虚设介电结构以形成彼此隔开的多个单元区；在所述多个单元区的侧壁上形成多个存储膜；在所述多个存储膜上形成多个沟道层；形成多个导电结构以填满所述多个单元区；对所述多个导电结构进行图案化，以在所述多个单元区中的每一者中形成至少两个导电柱；移除所述多个虚设介电结构；以及在所述多个单元区中的每一者中在所述至少两个导电柱之间形成第一隔离结构，且在所述多个单元区之间形成多个第二隔离结构，其中形成各个所述第一隔离结构包括：通过原子层沉积在所述多个单元区中的每一者中的所述至少两个导电柱的相对侧壁上以及在所述多个沟道层中的相应一者的被所述至少两个导电柱暴露出的相对侧壁上各自形成第一衬层；以及使用第一介电材料填满所述多个单元区，以形成分别被所述第一衬层环绕的各个所述第一隔离结构。
附图说明
[0007]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
[0008]图1是根据本公开一些实施例的三维存储器的方块图。
[0009]图2A及图2B是根据本公开一些实施例的用于形成三维存储器器件的制造方法的流程图。
[0010]图3A至图10A示出图2A及图2B中所示三维存储器器件的制造方法期间的各个阶段的结构的示意性三维视图。
[0011]图3B至图10B分别是沿着图3A至图10A中所示的线A
‑
A
’
的示意性剖视图。
[0012]图3C至图10C分别示出参照图3A至图10A阐述的工艺步骤中的三维存储器器件的一部分的示意性放大平面图。
[0013]图11A至图11D是示出图10A的三维存储器器件的一部分的示意性放大剖视图。
[0014]图12是根据本公开一些实施例的三维存储器器件的一部分的等效电路图。
[0015]图13是根据本公开一些实施例的半导体结构的示意性剖视图。
[0016]图14A及图14B是根据本公开一些实施例的三维存储器器件的各种示意图。
[0017]图15A及图15B是根据本公开一些实施例的三维存储器器件的各种示意图。
[0018]图16A及图16B是根据本公开一些实施例的三维存储器器件的各种示意图。
[0019]图17是根据本公开一些实施例的三维存储器器件的一部分的示意性放大平面图。
[0020]图18是根据本公开一些实施例的三维存储器器件的一部分的示意性放大平面图。
[0021]图19是根据本公开一些实施例的三维存储器器件的一部分的示意性放大平面图。
[0022]图20A及图20B是根据本公开一些实施例的三维存储器器件的各种示意图。
[0023][符号的说明][0024]10、10a、10b、30、40、50、60、70：三维存储器器件
[0025]12：行解码器
[0026]14：列解码器
[0027]20：半导体结构
[0028]102：下伏结构
[0029]104：多层堆叠
[0030]104A：第一介电层
[0031]104B：第二介电层
[0032]106：沟槽
[0033]108：凹槽
[0034]11本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器器件，包括：第一堆叠结构及第二堆叠结构，位于衬底上且通过沟槽彼此隔开，所述第一堆叠结构包括多个第一栅极层，所述第二堆叠结构包括多个第二栅极层；多个第一隔离结构，位于所述沟槽中，其中多个单元区在所述沟槽中分别被限制在所述多个第一隔离结构中的两个相邻的第一隔离结构之间，其中所述多个第一隔离结构各自包括：第一主层；以及第一衬层，环绕所述第一主层，其中所述第一衬层将所述第一主层与所述第一堆叠结构及所述第二堆叠结构隔开；多个栅极介电层，分别位于所述多个单元区中的一者中，且覆盖所述第一堆叠结构与所述第二堆叠结构的相对侧壁以及所述多个第一隔离结构的相对侧壁；多个沟道层，分别覆盖所述多个栅极介电层中的一者的内表面；以及多个导电柱，在所述多个单元区内竖立在所述衬底上，且在侧向上被所述多个沟道层环绕，其中所述多个导电柱中的至少两个导电柱位于所述多个单元区中的每一者中，且位于所述多个单元区中的每一者中的所述至少两个导电柱在侧向上彼此隔开。2.根据权利要求1所述的存储器器件，其中所述第一衬层分别覆盖所述第一主层中的一者的侧壁及底表面，其中所述第一衬层各自接触所述衬底的部分、所述第一堆叠结构与所述第二堆叠结构的所述相对侧壁的被所述多个栅极介电层暴露出的部分、以及所述多个栅极介电层的不接触所述第一堆叠结构及所述第二堆叠结构的部分。3.根据权利要求1所述的存储器器件，其中所述多个单元区中的每一者具有第一体积，所述第一衬层共同地具有第二体积，且所述第二体积对所述第一体积的比率为介于10％至25％的范围内。4.根据权利要求1所述的存储器器件，其中所述第一衬层各自包括具有介于2nm至5nm的厚度范围内的共形介电层。5.根据权利要求1所述的存储器器件，其中所述多个导电柱中的至少一者的三个侧被所述多个沟道层中的相应一者环绕。6.一种存储器器件，包括：第一堆叠结构及第二堆叠结构，形成在衬底上且通过沟槽在侧向上彼此间隔开，其中包括交替堆叠在所述衬底上的多个第一绝缘层与多个第一栅极层的所述第一堆叠结构与包括交替堆叠在所述衬底上的多个第二绝缘层与多个第二栅极层的所述第二堆叠结构彼此隔开；多个第一隔离结构，位于所述沟槽中，其中多个单元区在所述沟槽中分别被限制在所述多个第一隔离结构中的两个相邻的第一隔离结构之间；多个栅极介电层，分别位于所述多个单元区中的一者中，且覆盖所述第一堆叠结构与所述第二堆叠结构的相对侧壁；多个沟道层，分别覆盖所述多个栅极介电层中的一者的内表面；多个导电柱，在所述多个...

【专利技术属性】
技术研发人员：王圣祯，林孟汉，杨世海，林佑明，贾汉中，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：