一种数字信号处理装置制造方法及图纸

本实用新型专利技术涉及一种数字信号处理装置，它包括信号处理模块、外围接口模块、时钟模块和供电模块；所述外围接口模块与所述信号处理模块连接，所述时钟模块通过PLL锁相环卫所述外围接口模块提供时钟参考；所述供电模块与所述信号处理模块和外围接口模块连接，通过DC

【技术实现步骤摘要】
一种数字信号处理装置


[0001]本技术涉及信号处理
，尤其涉及一种数字信号处理装置。

技术介绍

[0002]传统的数字信号处理设备基本上采用DSP作为数字信号处理器，同时配合CPU或者ARM等微处理器作为主控设备，对基带数据或者光纤接收的数据进行数字信号处理。该系统对于并行多通道的大数据处理需要多个模块并且系统复杂度极高。因此，如何解决现有系统存在的问题，是现阶段需要考虑的。

技术实现思路

[0003]本技术的目的在于克服现有技术的缺点，提供一种数字信号处理装置，解决了传统数字信号处理设备存在的问题。
[0004]本技术的目的通过以下技术方案来实现：一种数字信号处理装置，它包括信号处理模块、外围接口模块、时钟模块和供电模块；所述外围接口模块与所述信号处理模块连接，所述时钟模块通过PLL锁相环卫所述外围接口模块提供时钟参考；所述供电模块与所述信号处理模块和外围接口模块连接，通过DC
‑
DC及LDO转换为其进行供电；所述信号处理模块还连接有Flash和DDR，并提供相应的调试接口和控制接口。
[0005]进一步地，所述外围接口模块包括RJ45接口、QSFP+光模块和J30J连接器；所述信号处理模块连接一个以太网控制器，所述以太网控制器连接变压器，所述变压器连接RJ45接口。
[0006]进一步地，所述信号处理模块包括两片型号为JFM7VX690T80的FPGA芯片；所述两片FPGA芯片外围分别各连接一个以太网控制器，所述以太网控制器连接变压器，所述变压器连接RJ45接口
[0007]进一步地，所述QSFP+光模块的数量为两个，每个FPGA芯片与一个QSFP+光模块连接；所述J30J连接器通过电平转换芯片与两个FPGA芯片连接，分别实现RS232、JTAG和GPIO的调试。
[0008]进一步地，所述供电模块包括背板VPX和电源单元；所述信号处理模块与所述背板VPX连接，所述背板VPX与所述电源单元连接；所述电源单元包括DC
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DC转换子单元和LDO芯片，所述背板VPX输出12V直流电压经过DC
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DC转换子单元和LDO芯片转换后为各个模块供电。
[0009]本技术具有以下优点：
[0010]1、采用6U VPX架构，可靠性以及散热、功耗有保证。
[0011]2、采用2片690T FPGA作为数字信号处理核心，能并行处理多通道数字信号。
[0012]3、板载高稳OCXO以及时钟单元，为并行处理多通道数据提供稳定时钟。时钟源支持外供时钟，提供用户时钟选择。
[0013]4、采用2个QSFP+光模块接口，最多提供8路光纤并行数据处理通道。
[0014]5、单板设计大容量DDR3缓存颗粒，用于2片FPGA协同处理多通道高速数据。
[0015]6、单板每一片FPGA提供1路千兆以太网接口，方便用户使用上位机管理设备以及和设备之间传输数据。
附图说明
[0016]图1 为本技术的结构示意图；
[0017]图2 为JTAG连接示意图；
[0018]图3 为RJ45接口连接示意图；
[0019]图4 为QSF+接口连接示意图；
[0020]图5 为J30J调试接口连接示意图；
[0021]图6 为背板VPX的高速信号连接示意图；
[0022]图7 为电源连接示意图；
[0023]图8 为电源详细连接示意图；
[0024]图9 为时钟连接示意图。
具体实施方式
[0025]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下结合附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的保护范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本专利技术做进一步的描述。
[0026]如图1所示，本技术涉及一种数字信号处理装置，它包括信号处理模块、外围接口模块、时钟模块和供电模块；所述外围接口模块与所述信号处理模块连接，所述时钟模块通过PLL锁相环卫所述外围接口模块提供时钟参考；所述供电模块与所述信号处理模块和外围接口模块连接，通过DC
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DC及LDO转换为其进行供电；所述信号处理模块还连接有Flash和DDR，并提供相应的调试接口和控制接口。
[0027]其中，信号处理模块核心为两片型号为JFM7VX690T80的FPGA芯片，该芯片与XILINX的XC7VX690T
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FFG1927兼容，负责信号处理以及提供外围接口。
[0028]2片JFM7VX690T80采用复旦微电子的16MB容量串行接口 Flash存储器，可用于为FPGA上电加载系统文件，系统文件版本确定之后最终可固化到Flash中，因此2片FPGA各有一个Flash。JFM7系列FPGA的配置方式大致可以分为串行和并行两种方式，其中串行方式主要是为了使配置引脚的数量最小化，并行方式则是为了更高的性能及标准接口连接。并行接口支持4
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bit、8
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bit、16
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bit或32
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bit位宽。
[0029]EFM25F128A属于非挥发存储器，可多次写入写出，该容量用于整机系统中的程序存储介质容易足够了，该芯片带有写保护功能，可配置成软保护模式，且该芯片支持标准的Fast Read、Dual Read、Quad Read，依次可编程1~256 Byte，可以进行扇区以及全芯片擦除操作。Flash支持
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0.2V~4V的IO电平标准，因为FPGA支持HP，故本技术使用1.8V电平标
准设计，相应的连接到FPGA的HP Bank，Bank电平为1.8V。
[0030]如图2所示，FPGA在上电完成之后可采用JTAG方式重新配置。JTAG在FPGA上电后的任意时刻均可通过仿真器配置FPGA， JFM7系列还需要用到电平转换芯片，选择常用的SN74AVC4T774芯片，电平转换芯片将FPGA端的LVCMOS18电平转换成外接口的LVCMOS33。配置电平转换的方向为：TMS、TDI、TCK为JTAG接插件到FPGA方向，TDO为FPGA到JTAG接插件方向。
[0031]每个FPGA的 PL端需满足设计满足DDR3为1GB。可选用常用的MT41K256M16，必须挂载32bit的DDR3颗粒才能满足需求1GB容量，选用两片MT41K256M16。
[0032]如图3所示，以太网部分采用PL端部分提供的以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字信号处理装置，其特征在于：它包括信号处理模块、外围接口模块、时钟模块和供电模块；所述外围接口模块与所述信号处理模块连接，所述时钟模块通过PLL锁相环卫所述外围接口模块提供时钟参考；所述供电模块与所述信号处理模块和外围接口模块连接，通过DC
‑
DC及LDO转换为其进行供电；所述信号处理模块还连接有Flash和DDR，并提供相应的调试接口和控制接口。2.根据权利要求1所述的一种数字信号处理装置，其特征在于：所述外围接口模块包括RJ45接口、QSFP+光模块和J30J连接器；所述信号处理模块连接一个以太网控制器，所述以太网控制器连接变压器，所述变压器连接RJ45接口。3.根据权利要求2所述的一种数字信号处理装置，其特征在于：所述信号处理模块包括两片型号为JFM7VX690T80的FPGA芯...

【专利技术属性】
技术研发人员：陈彬，钟利强，韩伯彦，
申请(专利权)人：成都定为电子技术有限公司，
类型：新型
国别省市：