一种分时复用的数据传输装置、方法及系统制造方法及图纸

本发明专利技术公开了一种分时复用的数据传输装置、方法及系统，涉及数据传输技术领域，本发明专利技术通过三个可配置的时钟管理芯片组成基本的同源时钟系统，所述同源时钟系统接入分时复用模块和若干FPGA，能够提供两组同源时钟，一组为system clock，另一组为高速的TDM clock，适当降低system clock频率，使得每个FPGA IO可以传输2bit或者更多的数据；在FPGA之间增加分时复用模块PS IP和SP IP，通过PS IP和SP IP的配合使用，实现FPGA间巨量信号的传输；适应了目前及将来芯片验证的需求，降低了芯片验证的成本，缩短了芯片设计的周期。缩短了芯片设计的周期。缩短了芯片设计的周期。

【技术实现步骤摘要】
一种分时复用的数据传输装置、方法及系统
[0001]

[0002]本专利技术涉及数据传输
，具体是一种分时复用的数据传输装置、方法及系统。

技术介绍

[0003]近年来随着5G、数据中心、AI和自动驾驶等应用快速落地，使得芯片的规模也在快速扩增，设计也日益复杂。在芯片研发的早期功能开发，全系统功能验证，高性能回归测试过程中，会使用到基于多片FPGA的原型验证环境来缩短芯片设计的周期；现有的数据传输系统是每个FPGA的IO只传输1bit信号，即每个IO/每对差分IO上只能传输1bit FPGA内部信号；此方案支持的system clock频率较高，但是FPGA间传输的信号数量受限于FPGA的IO数量，已经很难满足于目前的芯片设计规模(模块间互联信号少则几千，多则几万)，而且功能验证对system clock的频率无太高要求；为此，我们提出一种分时复用的数据传输装置、方法及系统。

技术实现思路

[0004]为了解决上述方案存在的问题，本专利技术提供了一种分时复用的数据传输装置、方法及系统。本专利技术通过适当降低system clock频率(因功能验证对system clock无太高的要求)，在硬件上引入同源同相时钟系统，FPGA设计中增加分时复用模块PS IP和SP IP，实现FPGA间巨量数据信号的交互，适应了目前及将来芯片验证的需求，降低芯片验证的成本，缩短芯片设计的周期。
[0005]本专利技术的目的可以通过以下技术方案实现：一种分时复用的数据传输方法，包括如下步骤：步骤一：通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；步骤二：同源时钟系统提供两组同源时钟，一组为system clock，另一组为高速的TDM clock，具体表现为：SI5345_0提供两组同源差分时钟，即clk1和clk2；clk1通过SI5345_1输出最多8路和clk1同相位的差分时钟，送入各片FPGA作为system clock；Clk2通过SI5345_2输出最多8路和clk2同相位的差分时钟，送入各片FPGA作为TDM clock；步骤三：通过分时复用模块PSIP和SP IP基于TDM技术在FPGA间进行信号传输；其中PS IP用于实现MUX功能，SP IP用于实现DEMUX功能；所述PS IP和SP IP的传输动作流程如下：
S31：系统复位解除；S32：Idelay调整OK；S33：Bitslip OK；S34：FPGA IO自检，包括：PRBS31 Data生成和PRBS31 Data校验；S35：自检OK，解除复位。
[0006]进一步地，通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；具体包括：S11：配置参数生成模块根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；S12：芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完成后，将三个时钟管理芯片组成基本的同源时钟系统。
[0007]进一步地，其中FPGA IO间传输速率最大为1200Mbps，Ration在32
‑
256间配置，system clock频率最大为12.5MHz。
[0008]进一步地，该方法还包括：对PLL芯片进行参数分析，得到PLL芯片的传输系数，并根据传输系数选取预设数量的PLL芯片作为时钟管理芯片；具体分析步骤为：V1：设定每种PLL芯片的型号均有一个对应的预设值，将PLL芯片的型号与所有的型将号进行匹配得到对应的预设值并标记为SF；V2：将PLL芯片的生产日期与系统当前时间进行时间差计算获取得到PLL芯片的出产时长SC；V3：将PLL芯片向分时复用模块传输数据的延迟标记为Hm；将PLL芯片向分时复用模块传输数据的码率标记为Gm；其中Gm与Hm一一对应；V4：利用公式CS=(SF
×
k1+Gm
×
k2)/(SC
×
k3+Hm
×
k4)获取得到PLL芯片的传输系数FS；其中k1、k2、k3、k4均为系数因子；根据PLL芯片的传输系数FS由高到低对PLL芯片进行排序；根据PLL芯片的排序筛选出预设数量的PLL芯片作为时钟管理芯片；其中预设数量为3个。
[0009]进一步地，一种分时复用的数据传输装置，包括3个PLL芯片、分时复用模块和若干FPGA；3个所述PLL芯片为可配置的时钟管理芯片，分别为SI5345_0、SI5345_1和SI5345_2；3个所述PLL芯片组成基本的同源时钟系统；所述同源时钟系统接入分时复用模块和若干FPGA；FPGA之间设置有分时复用模块。
[0010]进一步地，一种分时复用的数据传输系统，包括配置参数生成模块、芯片配置模块、若干FPGA、分时复用模块以及芯片筛选模块；所述配置参数生成模块用于根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；所述芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完成后，将三个时钟管理芯片组成基本的同源时钟系统；所述同源时钟系统与若干FPGA和分时复用模块相连接，用于提供两组同源时钟，一组为system clock，另一组为高速的TDM clock；具体表现为：SI5345_0提供两组同源差分时钟，即clk1和clk2；clk1通过SI5345_1输出最多8路和clk1同相位的差分时钟，送入各片FPGA作为
clock的频率无太高要求；因此，需要寻求一种提高FPGA IO间的传输速率，使得每个FPGA IO可以传输更多的数据，适当降低system clock频率；实现FPGA间巨量数据信号的交互，降低芯片验证的成本，缩短芯片设计的周期的数据传输装置、方法及系统。具体的，下面参考附图描述本申请实施例的一种分时复用的数据传输装置、方法及系统。
[0020]图1为本专利技术一种分时复用的数据传输方法的流程图，需要说明的是，本申请实施例的一种分时复用的数据传输方法可应用于本申请实施例的一种分时复用的数据传输装置，该分时复用的数据传输装置可被配置于电子设备。
[0021]如图1所示，一种分时复用的数据传输方法可以包括如下步骤：步骤一：通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；具体包括：S11：配置参数生成模块根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；S12：芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完成后，将三个时钟管理芯片组成基本的同源时钟系统；步骤二：同源时钟系统提供两组同源时钟，一组为system clock，另一组为高速的TDM clock，使得每个FPGA IO可以传输2bit或者更多的数据；具体表现为：SI5345_0提供两组同源差分时钟，即clk1和clk2；clk1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分时复用的数据传输方法，其特征在于，包括如下步骤：步骤一：通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；步骤二：同源时钟系统提供两组同源时钟，一组为system clock，另一组为高速的TDM clock，具体表现为：SI5345_0提供两组同源差分时钟，即clk1和clk2；clk1通过SI5345_1输出最多8路和clk1同相位的差分时钟，送入各片FPGA作为system clock；Clk2通过SI5345_2输出最多8路和clk2同相位的差分时钟，送入各片FPGA作为TDM clock；步骤三：通过分时复用模块PSIP和SP IP基于TDM技术在FPGA间进行信号传输；所述PSIP和SP IP的传输动作流程如下：S31：系统复位解除；S32：Idelay调整OK；S33：Bitslip OK；S34：FPGA IO自检，包括：PRBS31 Data生成和PRBS31 Data校验；S35：自检OK，解除复位。2.根据权利要求1所述的一种分时复用的数据传输方法，其特征在于，通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；具体包括：S11：配置参数生成模块根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；S12：芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完成后，将三个时钟管理芯片组成基本的同源时钟系统。3.根据权利要求1所述的一种分时复用的数据传输方法，其特征在于，其中FPGA IO间传输速率最大为1200Mbps，Ration在32
‑
256间配置，system clock频率最大为12.5MHz。4.根据权利要求1所述的一种分时复用的数据传输方法，其特征在于，还包括：对PLL芯片进行参数分析，得到PLL芯片的传输系数，并根据传输系数选取预设数量的PLL芯片作为时钟管理芯片；具体分析步骤为：V1：设定每种PLL芯片的型号均有一个对应的预设值，将PLL芯片的型号与所有的型将号进行匹配得到对应的预设值并标记为SF；V2：将PLL芯片的生产日期与系统当前时间进行时间差计算获取得到PLL芯片的出产时长SC；V3：将PLL芯片向分时复用模块传输数据的延迟标记为...

【专利技术属性】
技术研发人员：刘进，王登宝，
申请(专利权)人：上海新致华桑电子有限公司，
类型：发明
国别省市：